[发明专利]行译码器及存储器有效
| 申请号： | 201610069301.9 | 申请日： | 2016-01-29 |
| 公开（公告）号： | CN105761743B | 公开（公告）日： | 2018-05-25 |
| 发明（设计）人： | 杨光军 | 申请（专利权）人： | 上海华虹宏力半导体制造有限公司 |
| 主分类号： | G11C8/10 | 分类号： | G11C8/10 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 潘彦君;吴敏 |
| 地址： | 201203 上海市浦东*** | 国省代码： | 上海;31 |
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| 摘要： | 一种行译码器及存储器，所述行译码器包括第一级译码电路以及第二级译码电路，其中：所述第一级译码电路，与所述第二级译码电路耦接，适于将生成的选择信号以及反相选择信号分别输入至所述第二级译码电路；所述第二级译码电路包括第一偏置电压源以及第二偏置电压源，且第一偏置电压源的输出电压值VbiasP满足：0≤VbiasP≤1/2×VPWR±Vt，所述第二偏置电压源的输出电压值VbiasN满足：Vt≤VbiasN≤1/2×VPWR±Vt，且VPWR与VbiasP之差以及VPWR与VbiasN之差均小于预设电压值。采用所述行译码器及存储器，可以减少行译码器的电路面积，降低行译码器的成本。 | ||
| 搜索关键词： | 行译码器 译码电路 偏置电压源 存储器 输出电压 选择信号 第一级 预设电压 反相 耦接 电路 | ||
【主权项】：
1.一种行译码器，其特征在于，包括：第一级译码电路以及第二级译码电路，其中：所述第一级译码电路，与所述第二级译码电路耦接，适于将生成的选择信号以及反相选择信号分别输入至所述第二级译码电路；所述第二级译码电路，包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管以及第六NMOS管，其中：所述第一PMOS管，源极与第二级译码电路的供电电源耦接，栅极与所述第二PMOS管的漏极耦接，漏极与所述第三PMOS管的源极耦接；所述第二PMOS管，源极与第二级译码电路的供电电源耦接，栅极与所述第一PMOS管的漏极耦接，漏极与所述第四PMOS管的源极耦接；所述第三PMOS管，栅极与第一偏置电压源耦接，漏极与所述第一NMOS管的漏接耦接；所述第四PMOS管，栅极与所述第一偏置电压源耦接，漏极与所述第二NMOS管的漏极以及第二级译码电路的字线输出信号端耦接；所述第一NMOS管，栅极与第二偏置电压源耦接，源极与所述第四NMOS管的栅极耦接；所述第二NMOS管，栅极与所述第二偏置电压源耦接，源极与所述第三NMOS管的栅极耦接，漏极与所述第二级译码电路的字线输出信号端耦接；所述第三NMOS管，源极与地线耦接，漏极与所述第一NMOS管的源极耦接；所述第四NMOS管，源极与地线耦接，漏极与所述第二NMOS管的源极耦接；所述第五NMOS管，源极输入地址驱动信号，栅极输入所述选择信号，漏极与所述第三NMOS管的漏极耦接；所述第六NMOS管，源极与预设电压源耦接，栅极输入所述反相选择信号，漏极与所述第五NMOS管的漏极耦接；所述第一偏置电压源的输出电压VbiasP 以及所述第二偏置电压源的输出电压VbiasN 满足以下条件：0≤VbiasP ≤1/2×VPWR ±Vt ，Vt ≤VbiasN ≤1/2×VPWR ±Vt ，且VPWR 与VbiasP 之差以及VPWR 与VbiasN 之差均小于预设电压值，VPWR 为所述第二级译码电路的供电电源的最大输出电压值，Vt 为上述电路中任意MOS管阈值电压。
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