[发明专利]基于射频捷变收发器的雷达引信及其设计方法

摘要

基于射频捷变收发器的雷达引信及其设计方法。本发明属于无线电技术领域，公开了一种基于射频捷变收发器AD9361的雷达引信及其设计方法，包括配置射频捷变收发器AD9361的性能参数；射频捷变收发器AD9361获取发射信号，将发射信号通过射频捷变收发器AD9361的发射通道进行发射；射频捷变收发器AD9361接收回波信号，将回波信号通过射频捷变收发器AD9361的接收通道进行接收，然后发送至控制器FPGA；控制器FPGA根据接收到的回波信号获取目标的运行参数值，若目标的运行参数值满足起爆条件，则控制器FPGA输出起爆信号，可广泛应用于起爆时机的控制、选择最佳的攻击点、按照预定策略完成起爆控制。

主权项

一种基于射频捷变收发器AD9361的雷达引信设计方法，所述设计方法应用于包含射频捷变收发器AD9361和控制器FPGA组成的雷达引信中，所述射频捷变收发器AD9361集成了模数转换器、数模转换器、混频器、滤波器、功率放大器，所述雷达引信包括射频捷变收发器AD9361和控制器FPGA，所述射频捷变收发器AD9361通过串行外设接口SPI与控制器FPGA通信，其特征在于，所述设计方法包括：步骤1，配置所述射频捷变收发器AD9361的性能参数；步骤1中，所述射频捷变收发器AD9361的性能参数至少包括：射频捷变收发器AD9361的基带时钟参数，发射通道滤波器的参数，接收通道滤波器的参数，发射通道混频器的本振信号频率，接收通道混频器的本振信号频率，发射通道增益放大器的增益衰减系数，接收通道增益放大器的增益衰减系数；步骤1具体包括以下步骤：使能射频捷变收发器AD9361的时钟信号，并对射频捷变收发器AD9361的基带时钟参数进行配置，通过锁相环锁定基带时钟频率；利用射频捷变收发器AD9361专用滤波器设计软件对发射通道滤波器和接收通道滤波器的参数进行设计，设置发射通道滤波器和接收通道滤波器的截止频率及滤波器阶数，得到发射通道滤波器和接收通道滤波器的设计参数；配置射频锁相环参数，对发射通道混频器和接收通道混频器的参数进行设置，配置发射通道混频器的本振信号频率和接收通道混频器的本振信号频率；对发射通道增益放大器和接收通道增益放大器进行配置，设置发射通道增益放大器和接收通道增益放大器的增益衰减系数；步骤2，所述射频捷变收发器AD9361获取发射信号，将所述发射信号通过所述射频捷变收发器AD9361的发射通道进行发射，所述发射信号预先存储于控制器FPGA中，所述发射信号用于探测目标；步骤3，所述射频捷变收发器AD9361接收回波信号，将所述回波信号通过所述射频捷变收发器AD9361的接收通道进行接收，然后发送至控制器FPGA；步骤4，所述控制器FPGA接收所述回波信号，并根据接收到的回波信号获取目标的运动参数值，若所述目标的运动参数值满足起爆条件，则所述控制器FPGA输出起爆信号，所述起爆条件和所述起爆信号预先存储于所述控制器FPGA中；其中，所述控制器FPGA根据接收到的回波信号获取目标的运动参数值，具体包括：所述控制器FPGA对接收到的回波信号进行匹配滤波和多普勒积累，得到目标的运动参数值，所述目标的运动参数值包含目标的距离参数、速度参数和角度参数；所述控制器FPGA中预先存储起爆门限值，若所述距离参数和所述速度参数以及所述角度参数的加权平均值大于所述起爆门限值，则所述控制器FPGA输出起爆信号。