[发明专利]一种CPU+FPGA集成芯片的强PUF认证方法及系统

摘要

本发明适用于信息安全领域及集成电路领域，提供了一种CPU+FPGA集成芯片的强PUF认证方法及系统，CPU+FPGA集成芯片包括CPU和FPGA，该方法包括：认证端从CRP数据库中获取与CPU+FPGA集成芯片对应的激励；认证端将激励解码为配置比特发送至CPU以进行物理不可克隆函数电路配置；当FPGA上已有电路在运行中时，CPU将接收到的配置比特以部分可重构的方式在FPGA上配置物理不可克隆函数电路；CPU+FPGA集成芯片将物理不可克隆函数电路产生的响应返回给认证端以完成认证。借此，本发明在保证强物理不可克隆函数性能的同时，利用更丰富的工艺偏差，达到更高的安全性、更少的资源占用率。

主权项

1.一种CPU+FPGA集成芯片的强PUF认证方法，CPU+FPGA集成芯片包括CPU和FPGA，其特征在于，所述方法包括：认证端从CRP数据库中获取与CPU+FPGA集成芯片对应的激励；认证端将所述激励解码为配置比特发送至所述CPU以进行物理不可克隆函数电路配置；当所述FPGA上已有电路在运行中时，所述CPU将接收到的所述配置比特以部分可重构的方式在所述FPGA上配置所述物理不可克隆函数电路；所述CPU+FPGA集成芯片将物理不可克隆函数电路产生的响应返回给所述认证端以完成认证；其中所述CPU将接收到的所述配置比特以部分可重构的方式在所述FPGA上配置所述物理不可克隆函数电路的步骤中，所述物理不可克隆函数电路包括跳变生成模块、仲裁器以及设于所述跳变生成模块与所述仲裁器之间的至少两条时延路径；所述物理不可克隆函数电路的时延路径之间具有相同的FPGA逻辑单元种类、数量、连接顺序和布线方式；所述认证端从CRP数据库中获取与CPU+FPGA集成芯片对应的激励的步骤中，所述激励中预定义了所述时延路径的FPGA逻辑单元种类、数量、连接顺序、布线方式，并预定义了时延路径之间的布局布线偏移量、仲裁器和跳变生成模块的布局布线约束。