[发明专利]半导体集成电路装置及其制造方法

摘要

本发明题为半导体集成电路装置及其制造方法。在N型半导体衬底上，形成漏极区域具有在P型阱区域内比P型阱区域浅的深度的由砷构成的第3N型低浓度杂质区域的第1N沟道型的高耐压MOS晶体管、和在漏极区域具有与P型阱区域邻接并且底面与N型半导体衬底相接的第4N型低浓度杂质区域的第2N沟道型的高耐压MOS晶体管，从而设置在N型半导体衬底上集成了在30V以上能够动作的高耐压NMOS晶体管的半导体集成电路装置。

主权项

 一种半导体集成电路装置，其中包括：N沟道型的低耐压MOS晶体管，具有：形成在设于N型半导体衬底的第1P型阱区域内的第1栅极绝缘膜、由多晶硅构成的第1栅电极、由N型的高浓度杂质区域构成的第1N型高浓度漏极区域及第1N型高浓度源极区域、和分别形成在所述栅电极与所述N型高浓度漏极区域及所述第N型高浓度源极区域之间的第1N型低浓度杂质区域即第1N型低浓度漏极区域及第1N型低浓度源极区域；P沟道型的低耐压MOS晶体管，具有：在与所述第1P型阱区域相接地设置在与所述第1P型阱区域不同的区域中的N型阱区域内形成的第2栅极绝缘膜、由多晶硅构成的第2栅电极、由P型的高浓度杂质区域构成的P型高浓度漏极区域及P型高浓度源极区域、和分别形成在所述第2栅电极与所述P型高浓度漏极区域及所述P型高浓度源极区域之间的P型低浓度漏极区域及P型低浓度源极区域；第1N沟道型的高耐压MOS晶体管，具有：形成在与所述第1P型阱区域不相接的、具有与所述第1P型阱区域相同的杂质浓度的第2P型阱区域内的第3栅极绝缘膜、由多晶硅构成的第3栅电极、由N型的高浓度杂质区域构成的第3N型高浓度漏极区域及第3N型高浓度源极区域、分别配置在所述第3栅电极与所述第3N型高浓度漏极区域及所述第3N型高浓度源极区域之间的第2N型低浓度杂质区域即第2N型低浓度漏极区域及第2N型低浓度源极区域、配置在所述第2N型低浓度漏极区域及所述第2N型低浓度源极区域上的比所述第3栅极绝缘膜厚的绝缘膜、和在包含所述第2N型低浓度漏极区域的一部分的区域和所述第3N型高浓度漏极区域的下方、深度比所述第2P型阱区域浅地形成的第3N型低浓度杂质区域；以及第2N沟道型的高耐压MOS晶体管。