[发明专利]一种DRAM时钟同步系统有效
| 申请号： | 201610104422.2 | 申请日： | 2016-02-26 |
| 公开（公告）号： | CN105577181B | 公开（公告）日： | 2018-10-16 |
| 发明（设计）人： | 刘成;郭晓锋;梁超 | 申请（专利权）人： | 西安紫光国芯半导体有限公司 |
| 主分类号： | H03L7/10 | 分类号： | H03L7/10 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 陆万寿 |
| 地址： | 710075 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明公开一种DRAM时钟同步系统，包括接收器、DLL延迟链、DLL鉴相器和DLL控制电路；输入时钟信号线连接接收器的输入端和DLL鉴相器的第一输入端，接收器的输出端通过DLL延迟链的输入端；DLL延迟链的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链。本发明取消了现有技术中能够引起同步误差的反馈电路，将输入时钟和输出时钟dps直接进入DLL鉴相器，当DLL锁定后，DLL鉴相器的两个输入时钟的上升沿对齐，即输入时钟和输出时钟的上升沿对齐。本发明由于没有反馈电路，所以也不存在延迟时间匹配的问题，只要DLL能够正确锁定，则满足系统时钟同步的要求。 | ||
| 搜索关键词： | 一种 dram 时钟 同步 系统 | ||
【主权项】：
1.一种DRAM时钟同步系统，其特征在于，包括接收器、DLL延迟链、DLL鉴相器和DLL控制电路；输入时钟信号线连接接收器的输入端和DLL鉴相器的第一输入端，接收器的输出端连接DLL延迟链的输入端；DLL延迟链的输出端连接时钟树，时钟树的输出端连接若干发送器OCD；若干发送器OCD中的一个的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链；若干发送器OCD中除输出端连接DLL鉴相器的第二输入端的一个发送器OCD外，其余发送器OCD的输出端均连接有一个虚拟负载；虚拟负载的大小等于将输出时钟输入到DLL鉴相器中所增加的负载；所述若干发送器OCD的负载匹配。
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