[发明专利]半导体集成电路的试验电路及使用其的试验方法

摘要

本发明提供半导体集成电路的试验电路及使用其的试验方法。可检测从前级的逻辑电路中的最后级的组合电路到存储电路的路径、从存储电路到后级的组合电路的路径的延迟故障。试验电路用于检测具备包含多个时序电路的输出控制电路、与其后级连接的组合电路和与其后级连接的存储电路、从存储电路后级的组合电路的半导体集成电路的延迟故障，将多个时序电路中的第一时序电路的输出的预定的处理的结果输入到第一时序电路，以时钟的预定的交替，根据预定处理的结果，经由组合电路使预定的数据存储于存储电路，预定的时钟在预定的交替后进行奇数次交替后的接下来的交替中，从存储电路中读取数据，将数据与第一状态比较，基于比较结果进行延迟故障的检测。

主权项

一种试验电路，其特征在于，其为了检测半导体集成电路的延迟而设置在所述半导体集成电路中，所述试验电路具备包含多个时序电路的第一输出控制电路、与所述第一输出控制电路的后级连接的第一组合电路以及与所述第一组合电路的后级连接的存储电路，所述试验电路在与所述半导体集成电路连接的试验装置的控制之下，对所述多个时序电路中的、经由所述第一组合电路到达所述存储电路的地址端子的第一时序电路的输出进行预定的处理，将处理的结果输入到所述第一时序电路，在输入到所述多个时序电路和所述存储电路的预定的时钟的预定的交替时刻进行所述预定的处理，根据处理的结果，经由所述第一组合电路使预定的数据存储到所述存储电路中，所述预定的时钟在所述预定的交替时刻后进行奇数次交替之后的接下来的交替时刻，从所述存储电路中读取所述存储的数据作为所述半导体集成电路的延迟故障的检测的结果。