[发明专利]一种具备数字失配校正能力的逐次逼近型模数转换器

摘要

本发明公开了一种具备数字失配校正能力的逐次逼近型模数转换器，包含电容阵列模块、比较器模块、逐次逼近逻辑控制模块、时钟分配模块、电容失配校正模块；电容失配校正模块由电容失配提取模块、失配后处理模块组成。本发明通过提取电容阵列中高位电容阵列中的M位高位电容的失配误差，经量化处理后，与模数转换器正常输出码字进行运算以后，得到正确的输出码字。本发明通过电容阵列中提取电容失配并从ADC正常输出中减去相应失配值，能大幅降低失配对ADC性能的影响，从而提升ADC的输出有效精度。

主权项

1.一种具备数字失配校正能力的逐次逼近型模数转换器，其特征在于：包括电容阵列模块、比较器模块、时钟分配模块、逐次逼近逻辑控制模块以及电容失配校正模块；其中：所述的电容阵列模块用于根据逐次逼近逻辑控制模块提供的选通信号以及时钟分配模块提供的时钟信号，通过开关电路的切换输出两路差分信号；所述的比较器模块用于将所述的两路差分信号进行比较，输出比较信号；所述的逐次逼近逻辑控制模块用于对所述的比较信号逐次进行锁存，进而根据比较信号产生用于控制所述开关电路切换的选通信号并输出一串多位数字码；所述的时钟分配模块用于为模数转换器中其他各功能模块提供各自的时钟信号，并控制逐次逼近逻辑控制模块使其对比较信号逐次进行锁存；所述的电容失配校正模块用于使电容阵列模块中高位电容的相对失配误差电压逐次进行差分比较得到高位电容的误差码字，通过对所述的误差码字进行移位求和处理得到高位电容的真实失配误差；进而使所述的多位数字码对应减去每个高位电容的真实失配误差，即得到模数转换器正确的数字码输出结果；所述的电容阵列模块由两组差分结构的电容阵列电路组成，所述的电容阵列电路包括高位电容阵列、次高位电容阵列、低位电容阵列、三个阵列开关K1～K3、两个桥电容CB1～CB2和一个补偿电容CC；其中：所述的高位电容阵列包括M个高位电容C1～CM和一个冗余电容CMD，M为大于1的自然数；高位电容C1～CM和冗余电容CMD的上极板与桥电容CB1的下极板以及阵列开关K1的一端共连作为电容阵列电路的输出端，阵列开关K1的另一端接外部设备提供的共模电压VCM，阵列开关K1的控制端接时钟分配模块提供对应的时钟信号；高位电容C1～CM和冗余电容CMD的下极板分别接各自的开关电路；所述的次高位电容阵列包括N个次高位电容CM+1～CM+N，N为大于1的自然数；次高位电容CM+1～CM+N的上极板与桥电容CB1的上极板、桥电容CB2的下极板、补偿电容CC的一端以及阵列开关K2的一端共连，补偿电容CC的另一端接地，阵列开关K2的另一端接外部设备提供的共模电压VCM，阵列开关K2的控制端接时钟分配模块提供对应的时钟信号；次高位电容CM+1～CM+N的下极板分别接各自的开关电路；所述的低位电容阵列包括两个低位电容CM+N+1～CM+N+2；低位电容CM+N+1～CM+N+2的上极板与桥电容CB2的上极板以及阵列开关K3的一端共连，阵列开关K3的另一端接外部设备提供的共模电压VCM，阵列开关K3的控制端接时钟分配模块提供对应的时钟信号；低位电容CM+N+1～CM+N+2的下极板分别接各自的开关电路。