[发明专利]一种电阻分压型DAC-PUF电路

摘要

本发明公开了一种电阻分压型DAC‑PUF电路，包括输入寄存器、偏差电压产生电路、电压比较器和时序控制器，偏差电压产生电路包括结构相同的两个电阻分压型DAC，电阻分压型DAC包括三个结构相同的2‑4译码器、运算放大器和四个结构相同的电阻分压单元，电阻分压单元包括二十二个NMOS管个十七个电阻；优点是采用数模混合方式，利用电阻分压型DAC电阻的失配来产生偏差电压信号，实现输出密钥变化，在TSMC‑LP 65nm CMOS工艺下,采用全定制方式设计本发明的电路版图，对本发明进行测试，实验结果表明本发明唯一性强,且在不同工作环境下随机性和可靠性分别大于99.1％和97.8％,可广泛应用于密钥生成和设备认证等领域。

主权项

1.一种电阻分压型DAC‑PUF电路，包括输入寄存器、偏差电压产生电路、电压比较器和时序控制器，所述的输入寄存器具有时钟端、输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的电压比较器具有时钟端、第一输入端、第二输入端和输出端，所述的时序控制器分别与所述的输入寄存器的时钟端和所述的电压比较器的时钟端连接，其特征在于所述的偏差电压产生电路包括结构相同的两个电阻分压型DAC，两个所述的电阻分压型DAC分别称为第一电阻分压型DAC和第二电阻分压型DAC，所述的电阻分压型DAC包括三个结构相同的2‑4译码器、运算放大器和四个结构相同的电阻分压单元，所述的2‑4译码器具有时钟端、输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的运算放大器具有正相输入端、反相输入端和输出端，三个所述的2‑4译码器分别为第一2‑4译码器、第二2‑4译码器和第三2‑4译码器，四个所述的电阻分压单元分别为第一电阻分压单元、第二电阻分压单元、第三电阻分压单元和第四电阻分压单元；所述的电阻分压单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻、第十三电阻、第十四电阻、第十五电阻、第十六电阻和第十七电阻；所述的第一NMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的电阻分压单元的第一列输入端，所述的第五NMOS管的栅极、所述的第六NMOS管的栅极、所述的第七NMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述的电阻分压单元的第二列输入端，所述的第九NMOS管的栅极、所述的第十NMOS管的栅极、所述的第十一NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的电阻分压单元的第三列输入端，所述的第十三NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十五NMOS管的栅极和所述的第十六NMOS管的栅极连接且其连接端为所述的电阻分压单元的第四列输入端，所述的第一NMOS管的源极、所述的第一电阻的一端和所述的第二电阻的一端连接，所述的第一电阻的另一端接地，所述的第二NMOS管的源极、所述的第二电阻的另一端和所述的第三电阻的一端连接，所述的第三NMOS管的源极、所述的第三电阻的另一端和所述的第四电阻的一端连接，所述的第四NMOS管的源极、所述的第四电阻的另一端和所述的第五电阻的一端连接，所述的第五NMOS管的漏极、所述的第五电阻的另一端和所述的第六电阻的一端连接，所述的第六NMOS管的漏极、所述的第六电阻的另一端和所述的第七电阻的一端连接，所述的第七NMOS管的漏极、所述的第七电阻的另一端和所述的第八电阻的一端连接，所述的第八NMOS管的漏极、所述的第八电阻的另一端和所述的第九电阻的一端连接，所述的第九NMOS管的源极、所述的第九电阻的另一端和所述的第十电阻的一端连接，所述的第十NMOS管的源极、所述的第十电阻的另一端和所述的第十一电阻的一端连接，所述的第十一NMOS管的源极、所述的第十一电阻的另一端和所述的第十二电阻的一端连接，所述的第十二NMOS管的源极、所述的第十二电阻的另一端和所述的第十三电阻的一端连接，所述的第十三NMOS管的漏极、所述的第十三电阻的另一端和所述的第十四电阻的一端连接，所述的第十四NMOS管的漏极、所述的第十四电阻的另一端和所述的第十五电阻的一端连接，所述的第十五NMOS管的漏极、所述的第十五电阻的另一端和所述的第十六电阻的一端连接，所述的第十六NMOS管的漏极、所述的第十六电阻的另一端和所述的第十七电阻的一端连接，所述的第十七电阻的另一端和所述的第十七NMOS管的源极连接，所述的第十七NMOS管的漏极为所述的电阻分压单元的参考电压输入端，所述的第十七NMOS管的栅极和所述的第二十二NMOS管的栅极连接且其连接端为所述的电阻分压单元的输入端，所述的第一NMOS管的漏极、所述的第八NMOS管的源极、所述的第九NMOS管的漏极、所述的第十六NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第二NMOS管的漏极、所述的第七NMOS管的源极、所述的第十NMOS管的漏极、所述的第十五NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第三NMOS管的漏极、所述的第六NMOS管的源极、所述的第十一NMOS管的漏极、所述的第十四NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第四NMOS管的漏极、所述的第五NMOS管的源极、所述的第十二NMOS管的漏极、所述的第十三NMOS管的源极和所述的第二十一NMOS管的漏极连接，所述的第十八NMOS管的栅极为所述的电阻分压单元的第一行输入端，所述的第十九NMOS管的栅极为所述的电阻分压单元的第二行输入端，所述的第二十NMOS管的栅极为所述的电阻分压单元的第三行输入端，所述的第二十一NMOS管的栅极为所述的电阻分压单元的第四行输入端，所述的第十八NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十NMOS管的源极、所述的第二十一NMOS管的源极和所述的第二十二NMOS管的漏极连接，所述的第二十二NMOS管的源极为所述的电阻分压单元的输出端；所述的第一电阻分压单元的第一行输入端、所述的第二电阻分压单元的第一行输入端、所述的第三电阻分压单元的第一行输入端、所述的第四电阻分压单元的第一行输入端和所述的第一2‑4译码器的第一输出端连接，所述的第一电阻分压单元的第二行输入端、所述的第二电阻分压单元的第二行输入端、所述的第三电阻分压单元的第二行输入端、所述的第四电阻分压单元的第二行输入端和所述的第一2‑4译码器的第二输出端连接，所述的第一电阻分压单元的第三行输入端、所述的第二电阻分压单元的第三行输入端、所述的第三电阻分压单元的第三行输入端、所述的第四电阻分压单元的第三行输入端和所述的第一2‑4译码器的第三输出端连接，所述的第一电阻分压单元的第四行输入端、所述的第二电阻分压单元的第四行输入端、所述的第三电阻分压单元的第四行输入端、所述的第四电阻分压单元的第四行输入端和所述的第一2‑4译码器的第四输出端连接，所述的第一电阻分压单元的第一列输入端、所述的第二电阻分压单元的第一列输入端、所述的第三电阻分压单元的第一列输入端、所述的第四电阻分压单元的第一列输入端和所述的第二2‑4译码器的第一输出端连接，所述的第一电阻分压单元的第二列输入端、所述的第二电阻分压单元的第二列输入端、所述的第三电阻分压单元的第二列输入端、所述的第四电阻分压单元的第二列输入端和所述的第二2‑4译码器的第二输出端连接，所述的第一电阻分压单元的第三列输入端、所述的第二电阻分压单元的第三列输入端、所述的第三电阻分压单元的第三列输入端、所述的第四电阻分压单元的第三列输入端和所述的第二2‑4译码器的第三输出端连接，所述的第一电阻分压单元的第四列输入端、所述的第二电阻分压单元的第四列输入端、所述的第三电阻分压单元的第四列输入端、所述的第四电阻分压单元的第四列输入端和所述的第二2‑4译码器的第四输出端连接，所述的第一电阻分压单元的输入端和所述的第三2‑4译码器的第一输出端连接，所述的第二电阻分压单元的输入端和所述的第三2‑4译码器的第二输出端连接，所述的第三电阻分压单元的输入端和所述的第三2‑4译码器的第三输出端连接，所述的第四电阻分压单元的输入端和所述的第三2‑4译码器的第四输出端连接，所述的第一电阻分压单元的输出端、所述的第二电阻分压单元的输出端、所述的第三电阻分压单元的输出端、所述的第四电阻分压单元的输出端和所述的运算放大器的正相输入端连接，所述的运算放大器的反相输入端和所述的运算放大器的输出端连接且其连接端为所述的电阻分压型DAC的输出端，所述的第一2‑4译码器的输入端为所述的电阻分压型DAC的第一输入端，所述的第二2‑4译码器的输入端为所述的电阻分压型DAC的第二输入端，所述的第三2‑4译码器的输入端为所述的电阻分压型DAC的第三输入端，所述的第一2‑4译码器的时钟端、所述的第二2‑4译码器的时钟端和所述的第三2‑4译码器的时钟端连接且其连接端为所述的电阻分压型DAC的时钟端，所述的第一电阻分压单元的参考电压输入端、所述的第二电阻分压单元的参考电压输入端、所述的第三电阻分压单元的参考电压输入端和所述的第四电阻分压单元的参考电压输入端连接且其连接端为所述的电阻分压型DAC的参考电压输入端；所述的输入寄存器的第一输出端和所述的第一电阻分压型DAC的第三输入端连接，所述的输入寄存器的第二输出端分别与所述的第一电阻分压型DAC的第一输入端和所述的第二电阻分压型DAC的第一输入端连接，所述的输入寄存器的第三输出端分别与所述的第一电阻分压型DAC的第二输入端和所述的第二电阻分压型DAC的第二输入端连接，所述的输入寄存器的第四输出端和所述的第二电阻分压型DAC的第三输入端连接，所述的时序控制器分别与所述的第一电阻分压型DAC的时钟端和所述的第二电阻分压型DAC的时钟端连接，所述的第一电阻分压型DAC的输出端和所述的电压比较器的第一输入端连接，所述的第二电阻分压型DAC的输出端和所述的电压比较器的第二输入端连接。