[发明专利]一种高精度高电源抑制比的带隙基准源

摘要

本发明公开了一种高精度高电源抑制比的带隙基准源，包括启动电路和基准电压产生模块；基准电压产生模块包括电源抑制比增强电路、基准电压产生电路和温度补偿电路；电源抑制比增强电路的第一输入端连接至启动电路的第一输出端，基准电压产生电路的第一输入端连接至启动电路的第二输出端，基准电压产生电路的第二输入端连接至电源抑制比增强电路的第一输出端；温度补偿电路的第一输入端连接至启动电路的第二输出端，温度补偿电路的第二输入端连接至基准电压产生电路的输出端，温度补偿电路的第三输入端连接至电源抑制比增强电路的第二输出端，温度补偿电路的输出端连接至电源抑制比增强电路的第二输入端；电源抑制比增强电路的第三输出端用于输出基准电压。

主权项

一种带隙基准源，其特征在于，包括启动电路（1）和基准电压产生模块（2）；所述启动电路（1）用于保证所述基准电压产生模块（2）在上电时和工作过程中不会处于零态；所述基准电压产生模块（2）包括电源抑制比增强电路（21）、基准电压产生电路（22）和温度补偿电路（23）；所述电源抑制比增强电路（21）的第一输入端连接至所述启动电路（1）的第一输出端，所述基准电压产生电路（22）的第一输入端连接至所述启动电路（1）的第二输出端，所述基准电压产生电路（22）的第二输入端连接至所述电源抑制比增强电路（21）的第一输出端；所述温度补偿电路（23）的第一输入端连接至所述启动电路（1）的第二输出端，所述温度补偿电路（23）的第二输入端连接至所述基准电压产生电路（22）的输出端，所述温度补偿电路（23）的第三输入端连接至所述电源抑制比增强电路（21）的第二输出端，所述温度补偿电路（23）的输出端连接至所述电源抑制比增强电路（21）的第二输入端；所述电源抑制比增强电路（21）的第三输出端用于输出基准电压Vref；所述电源抑制比增强电路（21）用于提高基准电压的电源抑制比，所述基准电压产生电路（22）用于产生具有较低温度系数的带隙电压，所述温度补偿电路（23）用于进一步降低基准电压的温度系数；所述电源抑制比增强电路（21）包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、电阻Rout和电容CL；所述第一晶体管M1的源极与电源VDD相连，所述第一晶体管M1的栅极、所述第二晶体管M2的栅极、所述第三晶体管M3的栅极、所述第四晶体管M4的栅极均相连后作为所述电源抑制比增强电路（21）的输入端；所述第一晶体管M1的漏极和所述第一晶体管M1的栅极相连；所述第一晶体管M1的栅极作为所述电源抑制比增强电路（21）的第一输入端；所述第二晶体管M2的源极与电源VDD相连，所述第二晶体管M2的漏极和所述第一晶体管M1的漏极均作为所述电源抑制比增强电路（21）的第一输出端；所述第三晶体管M3的源极与电源VDD相连，所述第四晶体管M4的源极与电源VDD相连，所述第三晶体管M3的漏极和所述第四晶体管M4的漏极均作为所述电源抑制比增强电路（21）的第二输出端；所述电阻Rout的一端作为所述电源抑制比增强电路（21）的第二输入端，所述电阻Rout的另一端通过所述电容CL接地；所述电阻Rout与所述电容CL的连接端作为所述电源抑制比增强电路（21）的第三输出端；所述基准电压产生电路（22）包括第五晶体管M5、第六晶体管M6，第一三极管Q0、第二三极管Q1，电阻R11、电阻R12、第二电阻R2和运算放大器A；所述第一三极管Q0的发射极与所述运算放大器A的反相输入端相连，所述第一三极管Q0的基极和集电极均接地；所述电阻R11连接在所述运算放大器A的反相输入端和地之间，所述电阻R12连接在所述运算放大器A的同相输入端和地之间；所述第二电阻R2的一端与所述运算放大器A的同相输入端相连，所述第二电阻R2的另一端与所述第二三极管Q1的发射极相连；所述第二三极管Q1的集电极和基极均接地；所述第五晶体管M5的栅极和所述第六晶体管M6的栅极作为所述基准电压产生电路（22）的第一输入端；所述第五晶体管M5的源极和所述第六晶体管M6的源极作为所述基准电压产生电路（22）的第二输入端；所述第五晶体管M5的漏极连接至所述运算放大器A的反相输入端，所述第六晶体管M6的漏极连接至所述运算放大器A的正相输入端，所述运算放大器A的输出端连接至所述第五晶体管M5的栅极和所述第六晶体管M6的栅极；所述运算放大器A的正相输入端和所述运算放大器A的反相输入端作为所述基准电压产生电路（22）的输出端；所述温度补偿电路（23）包括：第七晶体管M7、第八晶体管M8、电阻R30、电阻Rn、电阻R31、电阻R41、电阻R42、分流MOS管Mn和第三三极管Q2；所述第七晶体管M7的栅极和所述第八晶体管M8的栅极作为所述温度补偿电路（23）的第一输入端，所述电阻R41的一端和所述电阻R42的一端作为所述温度补偿电路（23）的第二输入端，所述第七晶体管M7的源极和所述第八晶体管M8的源极作为所述温度补偿电路（23）的第三输入端；所述第七晶体管M7的漏极连接至所述第三三极管Q2的发射极，所述电阻R41的另一端和所述电阻R42的另一端均连接至所述第三三极管Q2的发射极，所述第三三极管Q2的基极和集电极均接地；所述电阻R30的一端与所述第八晶体管M8的漏极连接，所述电阻R30的另一端依次通过所述电阻Rn和所述电阻R31接地；所述分流MOS管Mn的栅极连接至所述第八晶体管M8的漏极，并作为所述温度补偿电路（23）的输出端；所述分流MOS管Mn的源极连接至所述电阻Rn与所述电阻R31的串联连接端，所述分流MOS管Mn的漏极连接至所述电阻Rn与所述电阻R30的串联连接端；所述电阻R30和所述电阻Rn为Poly电阻，温度系数为负；所述电阻R31为P+扩散层电阻，温度系数为正。