[发明专利]一种基于FinFET混合逻辑的一位全加器

摘要

本发明公开了一种基于FinFET混合逻辑的一位全加器，包括求和输出电路和进位输出电路，求和输出电路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管、第十FinFET管、第十一FinFET管、第十二FinFET管、第十三FinFET管和第十四FinFET管，进位输出电路包括第十五FinFET管、第十六FinFET管、第十七FinFET管、第十八FinFET管、第十九FinFET管、第二十FinFET管、第二十一FinFET管、第二十二FinFET管、第二十三FinFET管和第二十四FinFET管；优点是功耗和功耗延时积均较小。

主权项

1.一种基于FinFET混合逻辑的一位全加器，包括求和输出电路和进位输出电路，其特征在于所述的求和输出电路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管、第十FinFET管、第十一FinFET管、第十二FinFET管、第十三FinFET管和第十四FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第五FinFET管、所述的第七FinFET管、所述的第九FinFET管、所述的第十一FinFET管和所述的第十三FinFET管为P型FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第六FinFET管、所述的第八FinFET管、所述的第十FinFET管、所述的第十二FinFET管和所述的第十四FinFET管为N型FinFET管，所述的第七FinFET管和所述的第八FinFET管的鳍的个数为2，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管、所述的第九FinFET管、所述的第十FinFET管、所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管和所述的第十四FinFET管的鳍的个数为1；所述的进位输出电路包括第十五FinFET管、第十六FinFET管、第十七FinFET管、第十八FinFET管、第十九FinFET管、第二十FinFET管、第二十一FinFET管、第二十二FinFET管、第二十三FinFET管和第二十四FinFET管，所述的第十五FinFET管、所述的第十七FinFET管、所述的第十九FinFET管、所述的第二十一FinFET管和所述的第二十三FinFET管为P型FinFET管，所述的第十六FinFET管、所述的第十八FinFET管、所述的第二十FinFET管、所述的第二十二FinFET管和所述的第二十四FinFET管为N型FinFET管；所述的第十五FinFET管、所述的第十六FinFET管、所述的第十七FinFET管、所述的第十八FinFET管、所述的第十九FinFET管、所述的第二十FinFET管、所述的第二十一FinFET管、所述的第二十二FinFET管、所述的第二十三FinFET管和所述的第二十四FinFET管的鳍的个数为1；所述的第一FinFET管的源极、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第三FinFET管的源极、所述的第四FinFET管的前栅、所述的第四FinFET管的背栅、所述的第七FinFET管的前栅、所述的第八FinFET管的前栅、所述的第十五FinFET管的前栅、所述的第十六FinFET管的前栅、所述的第十七FinFET管的前栅和所述的第十八FinFET管的前栅连接且其连接端为所述的一位全加器的第一输入端，所述的一位全加器的第一输入端用于接入第一加数信号，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第二FinFET管的源极、所述的第三FinFET管的背栅、所述的第三FinFET管的前栅、所述的第四FinFET管的源极、所述的第七FinFET管的背栅、所述的第八FinFET管的背栅、所述的第十五FinFET管的背栅、所述的第十六FinFET管的背栅、所述的第十七FinFET管的背栅和所述的第十八FinFET管的背栅连接且其连接端为所述的一位全加器的第二输入端，所述的一位全加器的第二输入端用于接入第二加数信号，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第五FinFET管的前栅、所述的第五FinFET管的背栅、所述的第六FinFET管的漏极、所述的第八FinFET管的漏极、所述的第十一FinFET管的源极和所述的第十二FinFET管的源极连接，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第五FinFET管的漏极、所述的第六FinFET管的前栅、所述的第六FinFET管的背栅、所述的第七FinFET管的漏极、所述的第九FinFET管的源极和所述的第十FinFET管的源极连接，所述的第五FinFET管的源极、所述的第七FinFET管的源极、所述的第十三FinFET管的源极、所述的第十五FinFET管的源极、所述的第十七FinFET管的源极和所述的第二十三FinFET管的源极均接入电源，所述的第六FinFET管的源极、所述的第八FinFET管的源极、所述的第十四FinFET管的源极、所述的第十六FinFET管的源极、所述的第十八FinFET管的源极和所述的第二十四FinFET管的源极均接地，所述的第九FinFET管的前栅、所述的第九FinFET管的背栅、所述的第十二FinFET管的前栅、所述的第十二FinFET管的背栅、所述的第十九FinFET管的前栅、所述的第十九FinFET管的背栅、所述的第二十二FinFET管的背栅和所述的第二十二FinFET管的前栅连接且其连接端为所述的一位全加器的低位进位信号输入端，所述的一位全加器的低位进位信号输入端用于接入低位进位信号，所述的第十FinFET管的前栅、所述的第十FinFET管的背栅、所述的第十一FinFET管的前栅、所述的第十一FinFET管的背栅、所述的第二十FinFET管的前栅、所述的第二十FinFET管的背栅、所述的第二十一FinFET管的前栅和所述的第二十一FinFET管的背栅连接且其连接端为所述的一位全加器的低位进位信号反相输入端，所述的一位全加器的低位进位信号反相输入端用于接入低位进位信号的反相信号，所述的第九FinFET管的漏极、所述的第十FinFET管的漏极、所述的第十一FinFET管的漏极、所述的第十二FinFET管的漏极、所述的第十三FinFET管的前栅、所述的第十三FinFET管的背栅、所述的第十四FinFET管的前栅和所述的第十四FinFET管的背栅连接，所述的第十三FinFET管的漏极和所述的第十四FinFET管的漏极连接且其连接端为所述的一位全加器的和信号输出端，所述的第十五FinFET管的漏极、所述的第十六FinFET管的漏极、所述的第十九FinFET管的漏极和所述的第二十FinFET管的漏极连接，所述的第十七FinFET管的漏极、所述的第十八FinFET管的漏极、所述的第二十一FinFET管的漏极和所述的第二十二FinFET管的漏极连接，所述的第十九FinFET管的源极、所述的第二十FinFET管的源极、所述的第二十一FinFET管的源极、所述的第二十二FinFET管的源极、所述的第二十三FinFET管的前栅、所述的第二十三FinFET管的背栅、所述的第二十四FinFET管的前栅和所述的第二十四FinFET管的背栅连接，所述的第二十三FinFET管的漏极和所述的第二十四FinFET管的漏极连接且其连接端为所述的一位全加器的高位进位信号输出端，所述的一位全加器的高位进位信号输出端用于输出高位进位信号。