[发明专利]半导体架构和相应半导体装置在审
| 申请号： | 201610307283.3 | 申请日： | 2016-05-10 |
| 公开（公告）号： | CN106155181A | 公开（公告）日： | 2016-11-23 |
| 发明（设计）人： | 陈易纬 | 申请（专利权）人： | 联发科技股份有限公司 |
| 主分类号： | G06F1/10 | 分类号： | G06F1/10 |
| 代理公司： | 深圳市威世博知识产权代理事务所(普通合伙) 44280 | 代理人： | 何青瓦 |
| 地址： | 中国台湾新竹市*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明提供一种半导体架构和相应半导体装置。半导体装置包含第一、第二、第三、第四NMOS晶体管和第一、第二、第三、第四PMOS晶体；其中当第一、第二、第三以及第四NMOS晶体管并行连接，且第一、第二、第三以及第四PMOS并行连接时，输出信号依据输入信号以及第一逻辑功能被提供，其中当第一及第二NMOS晶体管串行连接，且第一及第二PMOS晶体管串行连接时，输出信号依据输入信号和第二逻辑功能被提供。本发明的半导体架构和相应半导体装置可以降低时序偏差。 | ||
| 搜索关键词： | 半导体 架构 相应 装置 | ||
【主权项】：
一种半导体装置，其特征在于，包含：第一NMOS晶体管；第二NMOS晶体管；第三NMOS晶体管；第四NMOS晶体管；第一PMOS晶体管，包含耦接于所述第一NMOS晶体管的栅极的栅极，用于接收输入信号；第二PMOS晶体管，包含耦接于所述第二NMOS晶体管的栅极的栅极；第三PMOS晶体管，包含耦接于所述第三NMOS晶体管的栅极的栅极；以及第四PMOS晶体管，包含耦接于所述第四NMOS晶体管的栅极的栅极，以及耦接于所述第四NMOS晶体管的漏极的漏极，用于提供输出信号；其中当所述第一、第二、第三以及第四NMOS晶体管并行连接，且所述第一、第二、第三以及第四PMOS并行连接时，所述输出信号依据所述输入信号以及第一逻辑功能被提供，其中当所述第一及第二NMOS晶体管串行连接，且所述第一及第二PMOS晶体管串行连接时，所述输出信号依据所述输入信号和第二逻辑功能被提供。
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