[发明专利]用于在寄存器重定时之后探测信号的方法和装置有效
| 申请号： | 201610315631.1 | 申请日： | 2016-05-13 |
| 公开（公告）号： | CN106202603B | 公开（公告）日： | 2020-02-21 |
| 发明（设计）人： | G·R·邱 | 申请（专利权）人： | 阿尔特拉公司 |
| 主分类号： | G06F30/30 | 分类号： | G06F30/30 |
| 代理公司： | 北京纪凯知识产权代理有限公司 11245 | 代理人： | 赵志刚;李英 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种电路设计可以具有寄存器和组合门。电路设计计算设备可以在电路设计中执行寄存器重定时，藉此，寄存器移动跨越各组合门。可以记录与寄存器移动有关的信息，并创建修改的电路设计。电路设计计算设备可以在集成电路中实施电路设计。逻辑分析器可以用于实时并高速地调试在集成电路中实施的电路设计。为促进调试过程，电路设计计算设备可以基于在寄存器重定时期间记录的信息来增加集成电路和/或补偿寄存器重定时。 | ||
| 搜索关键词： | 用于 寄存 器重 定时 之后 探测 信号 方法 装置 | ||
【主权项】：
一种使用在计算设备上实施的计算机辅助设计工具来探测信号的方法，包括：接收电路设计，所述电路设计包括多个寄存器和在所述电路设计中的逻辑门之间耦合的第一互连和第二互连；在所述电路设计上执行重定时操作以创建寄存器重定时的电路设计；记录与所述重定时操作有关的信息；将所述寄存器重定时的电路设计的所述第一互连和所述第二互连耦合到获取存储电路；基于所记录的信息，在所述第一互连和所述获取存储电路之间对所述寄存器重定时的电路设计添加第一延时；以及基于所记录的信息，在所述第二互连和所述获取存储电路之间对所述寄存器重定时的电路设计添加第二延时。
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