[发明专利]一种双环保护低压差LDO线性稳压器

摘要

本发明公开了一种双环保护低压差LDO线性稳压器，包括：误差放大器，用于完成双端输入到单端输出的转换，为输出提供高增益；过流保护电路，通用于将输出电压与峰值电压进行比较，经反馈电路控制功率管，实现过流保护功能；功率管，采用PMOS晶体管的共源极放大器结构实现，用于为LDO环路提供足够的增益，同时保证LDO的压差为PMOS管的漏源电压；单位增益频率补偿网络，用于产生零点的电阻。本发明可以通过降低PMOS管临界工作点时的导通电阻来降低压降；具有过流保护作用，不再影响误差放大器的工作；具有很好的稳定性。本发明不仅有低输入输出电压差，同时在电压、温度变化时仍能稳定工作，另外还有过流保护的辅助功能。

主权项

1.一种双环保护低压差LDO线性稳压器，其特征在于，所述双环保护低压差LDO线性稳压器包括：误差放大器，用于完成双端输入到单端输出的转换，为输出提供高增益；过流保护电路，通用于将输出电压与峰值电压进行比较，经反馈电路控制功率管，实现过流保护功能；功率管，采用PMOS晶体管的共源极放大器结构实现，用于为LDO环路提供足够的增益，同时保证LDO的压差为PMOS管的漏源电压；单位增益频率补偿网络，用于产生零点的电阻；所述误差放大器由差分输入级和增益提高级级联而成；第一级差分输入级，由差分输入对管和电流镜有源负载构成，用于完成双端输入到单端输出的转换；第二级增益提高级，由共源极NMOS管N8和PMOS有源负载管P7组成，N8构成源极跟随器结构；所述误差放大器由P7、P8、P9、P10四个PMOS晶体管和N7、N8、N9三个NMOS晶体管组成；P7的栅端和P8的栅端连接到Vb，P7的漏端和N8的漏端连接到Vout；P8的漏端与P9的源端、P10的源端相连；P9的栅端连接到Vref，P9的漏端与N9的漏端、N9的栅端、N7的栅端相连；P10的栅端连接到节点A，P10的漏端与N8的栅端、N7的漏端相连；N7的栅端与N9的栅端、P9的漏端相连；N8的栅端与N7的漏端、P10的漏端相连；N9的栅端与P9的漏端、N7的栅端相连；P7、P8、P9、P10的衬底和P7、P8的源端均连接到电源电压VDD；N7、N8、N9的衬底和N7、N8、N9的源端均连接到接地端口GND；单位增益频率补偿网络的第一端连接到节点A，第二节点连接到节点B；误差放大器的输出端与节点PGATE相连，误差放大器的正向端与单位增益频率补偿网络的第一端连接到节点A；电阻R1的上端与节点C相连，R1的下端与节点D相连；电阻R2的上端与节点E相连；功率管输出端与节点VLDO相连；所述过流保护电路通过PMOS晶体管P1、P2和NMOS晶体管N1、N2构成的比较器，将输出电压VLDO与峰值电压PGATE进行比较，经反馈电路P2‑P0‑N3‑N4‑P3‑P4控制功率管，实现过流保护功能；所述过流保护电路由P0、P1、P2、P3、P4、P5、P6、PS八个PMOS晶体管和N1、N2、N3、N4、N5、N6六个NMOS晶体管组成；P0的栅端与P2的漏端、N2的漏端相连，P0的源端与P5的漏端相连，P0的漏端与N3的漏P1的栅端与P2的栅端相连，P1的源端与节点D相连，P1的漏端与P2的栅端、P1的栅端、N1的漏端相连；P2的栅端与P1的栅端、P1的漏端相连；P2的源端连接到节点VLDO，P2的漏端与N2的漏端、P0的栅端相连；P3的栅端与P4的栅端、P3的漏端相连，P3的漏端连接到N4的漏端；P4的栅端与P3的栅端、P3的漏端相连，P4的漏端连接到节点PGATE；P5的栅端与P6的栅端、P6的漏端相连，P5的漏端连接到P0的源端；P6的栅端连接到P5的栅端，P6的漏端与P5的栅端、电流源IO的上端相连；PS的栅端连接到节点PGATE，PS的漏端与节点C、P5的漏端、P0的源端相连；N1的栅端与N2的栅端连接到电压Vbias，N1的漏端与P1的漏端、P1的栅端、P2的栅端相连；N2的漏端与P2的漏端、P0的栅端相连；N3的栅端与N4、N5、N6的栅端、N3的漏端相连，N3的源端连接到N5的漏端，N3的漏端与P0的漏端、N3的栅端相连；N4的栅端与N3、N5、N6的栅端相连，N4的源端连接到N6的漏端，N4的漏端连接到P3的漏端；N5的栅端与N3、N4、N6的栅端相连；N6的栅端与N3、N4、N5的栅端相连；IO的上端与P6的漏端、P6的栅端、P5的栅端相连；P0、P1、P2、P3、P4、P5、P6、PS的衬底和PS、P3、P4、P5、P6的源端均连接到电源电压VDD；N1、N2、N3、N4、N5、N6的衬底、N1、N2、N5、N6的源端和IO的下端均连接到接地端口GND；所述功率管由PMOS晶体管POW、电阻R2、R3、电容CL组成；POW的栅端连接到节点PGATE，POW的源端连接到电源电压VDD，POW的漏端连接到节点VLDO；R3的下端与接地端口GND相连；CL的上端连接到节点VLDO，下端连接到接地端口GND；所述单位增益频率补偿网络通过PMOS管P14和电容C0串联，利用产生的低频零点抵消低频次极点；所述单位增益频率补偿网络由P11、P12、P13、P14四个PMOS晶体管和N10、N11两个NMOS晶体管以及电容C0组成；P11的栅端连接Vb，P11的漏端与P12、P13的源端相连；P12的栅端连接节点B，P12的源端连接P13的源端，P12的漏端连接N10的漏端；P13的栅端与P14的漏端、电容CO的上端相连，P13的漏端与P14的源端、节点A、N11的漏端相连；P14的源端与N11的漏端、输出端V0相连，P14的漏端与P13的栅端、电容C0的上端相连；N10的栅端与N10的漏端、N11的栅端相连；N11的漏端连接到节点A；P11、P12、P13、P14的衬底和P11的源端与电源电压VDD相连；N10、N11的衬底、N10、N11的源端、P14的栅端、电容C0的下端连接到接地端口GND。