[发明专利]CMOS集成电路及工艺方法

摘要

本发明公开了一种CMOS集成电路及工艺方法，其中CMOS集成电路包括隔离结构、NMOS和PMOS，隔离结构设于NMOS和PMOS之间；隔离结构包括第一P型衬底；高N阱，形成于第一P型衬底内；第一P阱，形成于高N阱内；依次排列的第一场氧化物、第一P型区、第二场氧化物、第二P型区、第三场氧化物、第三P型区和第四场氧化物，第一场氧化物、第一P型区、第三P型区和第四场氧化物形成于第一P型衬底上，第二P型区形成于第一P阱上，第二场氧化物和第三场氧化物形成于第一P型衬底、高N阱和第一P阱上。本发明弥补了通用的CMOS平台难以达到12V高压要求的不足，提高了CMOS集成电路的耐压性，以达到12V高压要求。

主权项

一种CMOS集成电路，其特征在于，包括隔离结构、NMOS和PMOS，所述隔离结构设于所述NMOS和所述PMOS之间；所述隔离结构包括：第一P型衬底；高N阱，形成于所述第一P型衬底内；第一P阱，形成于所述高N阱内；依次排列的第一场氧化物、第一P型区、第二场氧化物、第二P型区、第三场氧化物、第三P型区和第四场氧化物，所述第一场氧化物、所述第一P型区、所述第三P型区和所述第四场氧化物形成于所述第一P型衬底上，所述第二P型区形成于所述第一P阱上，所述第二场氧化物和所述第三场氧化物形成于所述第一P型衬底、所述高N阱和所述第一P阱上；所述NMOS包括：第二P型衬底；第二P阱，形成于所述第二P型衬底内；依次排列的第五场氧化物、第四P型区、第六场氧化物、第一N型+LDD区，所述第五氧化物形成于所述第二P型衬底和所述第二P阱上，所述第四P型区、所述第六场氧化物和所述第一N型+LDD区形成于所述第二P阱上；依次排列的第二N型+LDD区、第七场氧化物、第五P型区和第八场氧化物，所述第二N型+LDD区、所述第七场氧化物和所述第五P型区形成于所述第二P阱上，所述第八氧化物形成于所述第二P型衬底和所述第二P阱上；第一栅氧化层，形成于所述第二P阱的表面且位于所述第一N型+LDD区和第二N型+LDD区之间；第一多晶区域，形成于所述第一栅氧化层上；所述PMOS包括：第三P型衬底；第三P阱，形成于所述第三P型衬底内；依次排列的第九场氧化物、第六P型区、第十场氧化物、第一N型区、第一P型+LDD区，所述第九氧化物和所述第六P型区形成于所述第三P型衬底上，所述第十场氧化物形成于所述第三P型衬底和所述第三P阱上，所述第一N型区和所述第一P型+LDD区形成于所述第三P阱上；依次排列的第二P型+LDD区、第十一场氧化物、第七P型区和第十二场氧化物，所述第二P型+LDD区形成于所述第三P阱上，所述第十一场氧化物形成于所述第三P阱和所述第三P型衬底上，所述第七P型区和所述第十二氧化物形成于所述第三P型衬底上；第二栅氧化层，形成于所述第三P阱的表面且位于所述第一P型+LDD区和所述第二P型+LDD区之间；第二晶区域，形成于所述第二栅氧化层上。