[发明专利]一种高速低失调电压比较器电路

摘要

本发明公开了一种高速低失调电压比较器电路，其包括：三级前置的低增益高带宽预放大器电路和一级高速锁存电路，其中，锁存电路采用两对交叉耦合的正反馈结构，所以可以快速得到比较结果；前置预放大器电路的作用是将微弱的信号放大，一方面可以减小锁存器的传输延时，另一方面可以降低锁存器的等效输入失调电压。

主权项

1.一种高速低失调电压比较器电路，其特征在于，包括：三级前置的低增益高带宽预放大器电路和一级高速锁存电路，其中，所述高速锁存电路由NMOS管ML1、NMOS管ML2、NMOS管ML3、NMOS管ML4、NMOS管ML5、NMOS管ML6、PMOS管ML7、PMOS管ML8、PMOS管ML9和电容C1、电容C2组成；所述高速锁存电路的连接过程为：NMOS管ML1的栅极接时钟控制信号CLK_SAMPLE，NMOS管ML1和NMOS管ML2的源极和衬底接地，NMOS管ML2的栅极接偏置电压VBIAS，NMOS管ML1和NMOS管ML2的漏极相连；NMOS管ML3和NMOS管ML4的源极相连并相连NMOS管ML1和NMOS管ML2的漏极，NMOS管ML3和NMOS管ML4的衬底接地，NMOS管ML3的栅极与NMOS管ML5的漏极相连，NMOS管ML4的栅极与NMOS管ML6的漏极相连，NMOS管ML3的漏极与高速锁存电路的输出端OUTL_P相连，NMOS管ML4的漏极与高速锁存电路的输出端OUTL_N相连；电容C1的一端与高速锁存电路的输出端OUTL_N相连、另一端与NMOS管ML3栅极相连，电容C2的一端与高速锁存电路的输出端OUTL_P相连、另一端与NMOS管ML4的栅极相连；PMOS管ML7的栅极与控制信号CLK_SAMPLE相连，PMOS管ML7的源极和漏极分别和高速锁存电路的输出端OUTL_N和OUTL_P相连；PMOS管ML8和PMOS管ML9的源极和衬底均与电源VDD相连，PMOS管ML8的栅极以及PMOS管ML9的漏极和高速锁存电路的输出端OUTL_N相连，PMOS管ML9的栅极以及PMOS管ML8的漏极和高速锁存电路的输出端OUTL_P相连；NMOS管ML5和NMOS管ML6的栅极与控制信号CLK_HOLD相连，NMOS管ML5和NMOS管ML6的衬底均接地，NMOS管ML5的源极与输入端IN_P相连，NMOS管ML5管的漏极与ML3的栅极相连，NMOS管ML6的源极接输入信号IN_N相连，NMOS管ML6的漏极与NMOS管ML4的栅端相连。