[发明专利]一种栅极驱动单元及行栅极扫描驱动器及其驱动方法

摘要

本发明公开了一种栅极驱动单元及行栅极扫描驱动器及其驱动方法，栅极驱动单元由信号采集模块、升压模块、反相器模块、负压模块、内部输出模块及扫描输出模块构成，通过负压模块，栅极驱动单元仅需要单负电源便能正常工作，简化电路结构、缩小电路面积的同时，还能降低时钟跳变摆幅、降低电路功耗，此外输出模块采用直流驱动方式，能够降低动态功耗，提高响应速度。多级栅极驱动单元串联后并与对应的电源及时序控制模块相连接便构成了行栅极扫描驱动器，驱动器仅需3个驱动时钟便能实现栅驱动信号的移位输出，且所有时钟均为占空比33.3％的流水线式驱动时序，时序简单独立，避免出现竞争冒险、提升电路稳定性。

主权项

1.一种栅极驱动单元，其特征在于，由信号采集模块、升压模块、反相器模块、负压模块、内部输出模块及扫描输出模块构成，所述栅极驱动单元的控制信号包括第一时钟输入口IN_EN、第二时钟输入口OUT_EN、第三时钟输入口CLR、第一电源口VDD、第二电源口VSS、信号采集口Cin、第一输出口COUT及第二输出口GOUT；所述信号采集模块由第一及第二晶体管构成，第一晶体管的漏极与信号采集口Cin相连，其源极与第二晶体管的漏极相连，其栅极分别与第二晶体管的栅极及第一时钟输入口IN_EN相连；所述升压模块由第六晶体管及第一存储电容构成，第六晶体管的栅极与第一存储电容的另一端及第二晶体管的源极相连，作为信号存储节点Q，第六晶体管的漏极与第二时钟输入口OUT_EN相连，第六晶体管的源极与第一存储电容的一端连接；所述反相器模块由第三晶体管及第九晶体管构成，第三晶体管的漏极与第一电源口VDD相连，第三晶体管的栅极与第三时钟输入口CLR相连，第三晶体管的源极与第九晶体管的栅极相连，作为反相器模块输出节点QB；第九晶体管的漏极与信号存储节点Q相连，第九晶体管的源极与第二电源口VSS相连；负压模块由第四晶体管、第五晶体管、第七晶体管、第八晶体管及第二存储电容构成；所述第四晶体管的漏极及第二存储电容的一端均与反相器模块输出节点QB连接，所述第四晶体管的源极与第五晶体管的漏极相连，所述第四晶体管的栅极与第五晶体管的栅极、第七晶体管的栅极均与信号采集口Cin相连；第五晶体管的源极与第二电源口VSS相连；第七晶体管的漏极与第一电源口VDD相连，第七晶体管的源极分别与第八晶体管的漏极及第二存储电容的另一端相连；第八晶体管的栅极与第二时钟输入口OUT_EN相连，第八晶体管的源极与第二电源口VSS相连；内部输出模块由第十晶体管及第十一晶体管构成，所述第十晶体管的漏极与第一电源口VDD相连，所述第十晶体管的栅极与信号存储节点Q相连，第十晶体管的源极与第十一晶体管的漏极均与第一输出口COUT相连；第十一晶体管的栅极与反相器模块输出节点QB相连，第十一晶体管的源极与第二电源口VSS相连；扫描输出模块由第十二晶体管及第十三晶体管构成，所述第十二晶体管的漏极与第一电源口VDD相连，第十二晶体管的栅极与信号存储节点Q相连，第十二晶体管的源极与第十三晶体管的漏极均与第二输出口GOUT相连；第十三晶体管的栅极与反相器模块输出节点QB相连，第十三晶体管的源极与第二电源口VDD相连。