[发明专利]EPROM单元及其制造方法、包括其的EPROM单元阵列有效
| 申请号： | 201610393397.4 | 申请日： | 2016-06-06 |
| 公开（公告）号： | CN106531211B | 公开（公告）日： | 2020-10-30 |
| 发明（设计）人： | 崔光一 | 申请（专利权）人： | 爱思开海力士有限公司 |
| 主分类号： | G11C16/06 | 分类号： | G11C16/06;G11C16/08 |
| 代理公司： | 北京弘权知识产权代理事务所(普通合伙) 11363 | 代理人： | 王建国;许伟群 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种电可编程只读存储器(EPROM)单元包括：具有第一导电性的半导体层；具有第二导电性的第一结区和具有第二导电性的第二结区，其中，第一结区和第二结区设置在半导体层的上部区域内，并且彼此间隔开；栅绝缘图案和浮栅图案，它们顺序地层叠在半导体层之上、在第一结区与第二结区之间；第一金属接触插塞，与第一结区耦接，其中，在第一金属接触插塞与第一结区之间形成欧姆接触；以及第二金属接触插塞，与第二结区耦接，其中，在第二金属接触插塞与第二结区之间形成肖特基接触。 | ||
| 搜索关键词： | eprom 单元 及其 制造 方法 包括 阵列 | ||
【主权项】：
一种电可编程只读存储器单元，包括：具有第一导电性的半导体层；具有第二导电性的第一结区和具有第二导电性的第二结区，其中，第一结区和第二结区设置在半导体层的上部区域内，并且彼此间隔开；栅绝缘图案和浮栅图案，栅绝缘图案和浮栅图案顺序地层叠在半导体层之上、在第一结区与第二结区之间；第一金属接触插塞，与第一结区耦接，其中，在第一金属接触插塞与第一结区之间形成欧姆接触；以及第二金属接触插塞，与第二结区耦接，其中，在第二金属接触插塞与第二结区之间形成肖特基接触。
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