[发明专利]基于优化并行码相位搜索的GPS捕获电路

摘要

本发明公开一种基于优化并行码相位搜索的GPS捕获电路，包括：下变频电路、下采样电路、快速傅里叶变换电路、延时电路、C/A码生成电路、反傅里叶变换电路、相干积分电路、求模电路、非相干积分电路、门限判决电路；在IFFT运算中不必对输出数据进行重排序，最终只需对最大峰均比所在位置进行位比特反转，得到接收信号C/A码相位，从而节省了IFFT模块中存储器的消耗；并且本方案可用于捕获GPS的任意卫星信号，在硬件资源充沛的情况下，可在不改变频率搜索步长的前提下成倍提高捕获速度，冷启动捕获时间为1.17秒，热启动捕获时间小于0.5秒，同时捕获灵敏度可以达到‐145dBm，从而保证在信号极弱时也可以完成捕获。

主权项

1.基于优化并行码相位搜索的GPS捕获电路，其特征在于，包括：下变频电路、下采样电路、快速傅立叶变换电路、延时电路，C/A码生成电路、反傅立叶变换电路、相干积分电路、求模电路、非相干积分电路、门限判决电路；数字中频信号作为下变频电路的输入，所述下变频电路的输出作为下采样电路输入，所述下采样电路的输出作为快速傅立叶变换电路的输入，所述快速傅立叶变换电路的输出作为延时电路的输入，通过延时电路输出得到第一信号；所述延时电路的输出与C/A码生成电路的输出相乘得到的第二信号作为反傅立叶变换电路的输入，所述第二信号包括若干支路信号，所述反傅立叶变换电路的输出作为相干积分电路的输入，所述相干积分电路的输出作为求模电路的输入，所述求模电路的输出作为非相干积分电路的输入，所述非相干积分电路的输出作为门限判决线路的输入，所述门限判决电路输出判决结果；所述下变频电路包括：第一存储模块、数据转换器、数字频率合成器；所述数字中频信号首先存储到第一存储模块，第一存储模块的输出作为数据转换器的输入，所述数据转换器的输出与数字频率合成器的输出相乘的结果作为下变频电路的输出；所述下采样电路包括：低通滤波器、8倍下采样模块、第二存储器；所述低通滤波器的输出作为8倍下采样模块的输入，所述8倍下采样模块的输出作为第二存储器的输入，所述第二存储器的输出作为下采样电路的输出；所述快速傅立叶变换电路包括：第一快速傅立叶变换单元，所述下采样电路的输出作为快速傅立叶变换电路的输入；所述延时电路包括若干延时单元，所述若干延时单元排成阵列形式，每一个延时单元对应一路第一信号中的支路信号，用于对该路信号进行一个时钟周期的延时，且所述延时电路的输入为快速傅立叶变换电路的输出，若干延时单元的输出一起作为延时电路的输出；所述C/A码生成电路包括：C/A码生成器、第二快速傅立叶变换单元、码偏补偿单元；所述C/A码生成器产生的C/A码作为第二快速傅立叶变换单元的输入，所述第二快速傅立叶变换单元的输出与码偏补偿单元相乘的结果作为C/A码生成电路的输出；所述反傅立叶变换电路包括若干反傅立叶变换单元，所述若干反傅立叶变换单元排成阵列形式，每一个反傅立叶变换单元对应一路第二信号中的支路信号，用于对该路信号进行以1kHz为间隔的频域搜索的并行化；所述相干积分电路包括若干相干积分运算单元，所述若干相干积分运算单元排成整列形式，每一个相干积分运算单元对应一个反傅立叶变换单元；所述求模电路包括若干求模运算单元，所述若干求模运算单元排成阵列形式，每一个求模运算单元对应一个相干积分运算单元；所述非相干积分电路包括若干非相干积分运算单元，所述若干非相干积分运算单元排列成阵列形式，每一个非相干积分运算单元对应一个求模运算单元；所述门限判决电路包括：峰均比计算电路、第一峰均比比较模块、第二峰均比比较模块；所述峰均比计算模块包括若干峰均比计算单元，所述若干峰均比计算单元排成阵列形式，每一个峰均比计算单元对应一个非相干积分计算单元；所述峰均比计算模块的输出作为第一峰均比比较模块的输入，所述第一峰均比比较模块的输出作为第二峰均比比较模块的输入。