[发明专利]FPGA芯片内嵌BRAM核的测试系统及方法

摘要

本发明属于集成电路技术领域，具体为基于片内部分重配置的FPGA芯片内嵌BRAM核的测试系统及方法。本发明的测试系统包括：TPG模块、ORA模块、PR_BRAM模块、BUF模块、片内重配置控制模块和位流存储模块。本发明利用FPGA的部分重配置功能，用片内配置接口完成内部自动部分重配置，来实现对内嵌BRAM核的测试；首先，改进测试算法，提高故障覆盖率，在已有方法的基础上提高了对写破坏故障、读破坏故障、干扰耦合故障、写破坏耦合故障、读破坏耦合故障以及BRAM初始化功能故障的覆盖；其次，利用FPGA的片内配置接口实现测试算法的片内自动部分重配置，降低测试配置数，从而降低测试时间。

主权项

1.一种FPGA内嵌BRAM核的测试系统，其特征在于，主要包括：TPG模块、ORA模块、PR_BRAM模块、BUF模块、片内重配置控制模块和位流存储模块；其中：TPG模块是测试向量产生模块，用于产生待测BRAM的测试序列；ORA模块是输出响应比较器，用于比较从待测BRAM中输出的数据是否正确；PR_BRAM模块是待测BRAM部分，主要包含需 要进行测试的BRAM，该模块设计为部分重配置模块；BUF模块是缓冲器模块，用于确保所有的PR_BRAM模块与其他静态模块的连接均一致，以实现用单个PR_BRAM模块的部分重配置位流配置其他PR_BRAM模块；片内重配置控制模块是用于控制测试算法的部分重配置流程；位流存储模块是用于存储部分重配置位流；除了PR_BRAM模块外，其余模块均设为静态模块；测试流程为：首先进行第一个算法的测试，将TPG模块中第一个算法产生的测试序列传输到BUF模块中，经由BUF模块的缓冲功能传输到部分重配置的PR_BRAM模块中，测试序列输入到PR_BRAM模块之后，对待测BRAM进行相应的读写操作，然后读出数据；将读出的数据传输到输出BUF模块中，经过BUF模块的缓冲作用，将读出的数据传送到ORA模块中，与正确值进行比较；如果出现与正确值不一致的情况，则报出错误，否则不报错，直至所有的读出数据均比较完毕，该算法执行完毕；算法执行完毕后，相关信号直接控制片内重配置控制模块从位流存储模块中读出部分重配置位流以实现部分重配置，将部分重配置模块PR_BRAM的配置信息修改为第二个算法所需要的，同时控制TPG模块产生第二个算法的测试序列，开始第二个算法的测试，以此类推。