[发明专利]一种安全芯片的抗时钟频率错误注入攻击的防御电路

摘要

本发明公开了一种安全芯片的抗时钟频率错误注入攻击的防御电路，其特征包括：检测模块和检测模块：检测模块包括：第一NMOS晶体管M1、第二NMOS晶体管M2、第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4；判断模块包括：第一施密特触发器A1、第二施密特触发器A2、第一D触发器D1、第二D触发器D2、同或门XNOR。本发明能将时钟频率限定在一安全的频率范围内，从而能有效防止时钟频率错误注入攻击。

主权项

1.一种安全芯片的抗时钟频率错误注入攻击的防御电路，是用于检测时钟CLK的频率，其特征包括：检测模块和判断模块：所述检测模块包括：第一NMOS晶体管M1、第二NMOS晶体管M2、第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4；所述第一NMOS晶体管的源极、漏极与第一传输门TG1的输出端并联接地，所述第一NMOS晶体管的栅极与第一传输门TG1的输入端并联后再与第二传输门TG2的输出端串联；所述第二传输门TG2的输入端接VDD；以所述第一NMOS晶体管的栅极一侧作为第一输出端a；所述第二NMOS晶体管M2的源极、漏极与第三传输门TG3的输出端并联接地，所述第二NMOS晶体管的栅极与第三传输门TG3的输入端并联后再与第四传输门TG4的输出端串联；所述第四传输门TG4的输入端接VDD；以所述第二NMOS晶体管的栅极一侧作为第二输出端b；所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4分别与时钟CLK相连；使得在所述检测模块中，当所述时钟CLK高电平时，所述第一传输门TG1和第三传输门TG3同步截止，所述第二传输门TG2和第四传输门TG4同步导通；反之，当所述时钟CLK低电平时，所述第一传输门TG1和第三传输门TG3同步导通，所述第二传输门TG2和第四传输门TG4同步截止；所述判断模块包括：第一施密特触发器A1、第二施密特触发器A2、第一D触发器D1、第二D触发器D2、同或门XNOR；所述第一施密特触发器A1的输入端与所述第一输出端a相连，所述第一施密特触发器A1的输出端与所述第一D触发器D1的输入端相连；所述第二施密特触发器A2的输入端与所述第二输出端b相连，所述第二施密特触发器A2的输出端与所述第二D触发器D2的输入端相连；所述第一D触发器D1、第二D触发器D2分别通过反相器与所述时钟CLK相连；所述第一D触发器D1和第二D触发器D2的输出端与所述同或门XNOR的输入端相连，经过所述同或门XNOR的运算得到的计算结果即为检测结果。