[发明专利]一种具有失调抑制与温度补偿的亚阈值CMOS基准电压源电路

摘要

本发明涉及一种具有失调抑制和温度补偿的亚阈值CMOS基准电压源电路。该亚阈值CMOS基准电压源电路包括启动电路11、电流偏置电路13，箝位运放电路15、基准源核心电路17、电压源VDD、接地端GND及输出端VREF，其中，在基准源核心电路17中通过使用伪串联晶体管与电阻并联的结构，利用伪串联晶体管的负温度特性对基准电压源输出进行温度曲率补偿。即采用失调按比例缩小技术的亚阈值CMOS基准电压源电路能有效地减小运放失调电压对基准电压的影响。

主权项

一种具有失调抑制和温度补偿的亚阈值CMOS基准电压源电路(10)，包括启动电路(11)、电流偏置电路(13)，箝位运放电路(15)、基准源核心电路(17)、电压源(VDD)、接地端(GND)及输出端(VREF)，所述启动电路(11)、所述电流偏置电路(13)，所述箝位运放电路(15)及基准源核心电路(17)依次串行连接，其特征在于：所述基准源核心电路(17)包括第四电阻(R4)、第五电阻(R5)、第六电阻(R6)、第七电阻(R7)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)、第十三PMOS管(MP13)、第十四PMOS管(MP14)、第十五PMOS管(MP15)、第十一NMOS管(MN11)、第十二NMOS管(MN12)及第十三NMOS管(MN13)；其中，所述第四电阻(R4)与所述第十一NMOS管(MN11)，所述第五电阻(R5)、所述第十二NMOS管(MN12)与所述第七电阻(R7)，所述第六电阻(R6)与所述第十三NMOS管(MN13)分别串接后并接于所述输出端(VREF)与所述接地端(GND)之间；所述第十一NMOS管(MN11)的控制端电连接至所述第五电阻(R5)与所述第十二NMOS管(MN12)串接形成的节点(B)处；所述第十二NMOS管(MN12)的控制端与所述第十三NMOS管(MN13)的控制端均电连接至所述第六电阻(R6)与所述第十三NMOS管(MN13)串接形成的第三节点(C)处；所述第十PMOS管(MP10)与所述第十一PMOS管(MP11)串接后并接于所述第四电阻(R4)的两端，且所述第十PMOS管(MP10)的控制端电连接至所述第十PMOS管(MP10)与所述第十一PMOS管(MP11)串接形成的节点处，所述第十一PMOS管(MP11)的控制端电连接至所述第四电阻(R4)和所述第十一NMOS管(MN11)串接形成的第一节点(A)处；所述第十二PMOS管(MP12)与所述第十三PMOS管(MP13)串接后并接于所述第五电阻(R5)的两端，且所述第十二PMOS管(MP12)的控制端电连接至所述第十二PMOS管(MP12)与所述第十三PMOS管(MP13)串接形成的节点处，所述第十三PMOS管(MP13)的控制端电连接至所述第五电阻(R5)和所述第十二NMOS管(MN12)串接形成的第二节点(B)处；所述第十四PMOS管(MP14)与所述第十五PMOS管(MP15)串接后并接于所述第六电阻(R6)的两端，且所述第十四PMOS管(MP14)的控制端电连接至所述第十四PMOS管(MP14)与所述第十五PMOS管(MP15)串接形成的节点处，所述第十五PMOS管(MP15)的控制端电连接至所述第六电阻(R6)和所述第十三NMOS管(MN13)串接形成的第三节点(C)处。