[发明专利]一种基于时间交错采样的高速高精度数据采集系统

摘要

本发明公开了一种基于时间交错采样的高速高精度数据采集系统，其包括信号阻抗匹配转换模块(1)、时钟产生模块(2)、FPGA芯片(3)、DSP芯片(4)、高速差分信号接口模块(5)和千兆网口传输模块(6)。时间交错是指对于两路相位差为180度的时钟信号作为采样驱动信号，所述采样驱动信号的上升沿交替出现，ADC芯片由所述采样驱动信号的上升沿作为触发进行采样，使时钟信号的频率产生倍频效果。本发明系统采样速率最高可到800MHz，采样位数14bit，能够完成对任何输入信号的数字化采集。

主权项

1.一种基于时间交错采样的高速高精度数据采集系统，该高速高精度数据采集系统包括有FPGA芯片(3)、DSP芯片(4)以及千兆网口传输模块(6)，其特征在于还包括有：信号阻抗匹配转换模块(1)、时钟产生模块(2)以及高速差分信号接口模块(5)；所述信号阻抗匹配转换模块(1)包括有第一输入阻抗匹配单元(111)、第一差分信号放大器(112)、第一延时器(113)、第一ADC芯片(114)、第二ADC芯片(115)、第二输入阻抗匹配单元(121)、第二差分信号放大器(122)、第二延时器(123)、第三ADC芯片(124)和第四ADC芯片(125)；其中，第一输入阻抗匹配单元(111)、第一差分信号放大器(112)、第一延时器(113)、第一ADC芯片(114)和第二ADC芯片(115)构成第一信号采集通道；第一信号采集通道采样得到的信号记为第一通道信号M_in_1；其中，第二输入阻抗匹配单元(121)、第二差分信号放大器(122)、第二延时器(123)、第三ADC芯片(124)和第四ADC芯片(125)构成第二信号采集通道；第二信号采集通道采样得到的信号记为第二通道信号M_in_2；所述时钟产生模块(2)包括压控晶振(311)、可编程时钟倍频芯片(312)和时钟消抖芯片(313)；当触发采样信号C7到来时，FPGA芯片(3)会发出第一ADC采集信号K3；该K3经高速差分信号接口模块(5)输出第二ADC采集信号K5，从而启动ADC采集过程；对采集到的微弱小信号M_in转化为14bit的数字差分采样信号M1；该M1经高速差分信号接口模块(5)输出第一差分信号M5；该M5经FPGA芯片(3)输出第二差分信号D3；D3再经DSP芯片(4)，而后由千兆网口传输模块(6)输出第三差分信号D_out；第一延时器(113)对采样时钟T2进行180度相位延时处理，得到第一延时时钟T113；第二延时器(123)对采样时钟T2进行180度相位延时处理，得到第二延时时钟T123；第一ADC芯片数据(114)和第二ADC芯片数据(115)的采样时间相差采样时钟信号T2的半个周期，两个数据交替复现得到完整的数字信号；第一ADC芯片(114)，当接受到第二ADC采集信号K5的启动指令后，依据采样时钟T2对第一差分信号M112进行采样处理转化为14bit的数字差分采样信号输出，记为第一路差分信号D114；第二ADC芯片(115)，当接受到第二ADC采集信号K5的启动指令后，依据第一延时时钟T113对第一差分信号M112进行采样处理转化为14bit的数字差分采样信号输出，记为第二路差分信号D115；第三ADC芯片(124)，当接受到第二ADC采集信号K5的启动指令后，依据采样时钟T2对第二差分信号M122进行采样处理转化为14bit的数字差分采样信号输出，记为第三路差分信号D124；第四ADC芯片(125)，当接受到第二ADC采集信号K5的启动指令后，依据第二延时时钟T123对第二差分信号M122进行采样处理转化为14bit的数字差分采样信号输出，记为第四路差分信号D125；所述时钟产生模块(2)产生的采样时钟信号T2传输至第一ADC芯片(114)和第二ADC芯片(115)之间的电路布线长度存在误差，相应的时延误差为第二ADC芯片(115)所接受时钟的上升沿时刻减去第一ADC芯片(114)上升沿时刻，令为Δt11；第一ADC芯片(114)和第二ADC芯片(115)之间对时钟信号的响应时间存在差异，令为Δt12；所述时钟产生模块(2)产生的采样时钟信号T2传输至第三ADC芯片(124)和第四ADC芯片(125)之间的电路布线长度存在误差，相应的时延误差为第四ADC芯片(125)所接受时钟的上升沿时刻减去第三ADC芯片(124)上升沿时刻，令为Δt21；第三ADC芯片(114)和第四ADC芯片(125)之间对时钟信号的响应时间存在差异，令为Δt22；对于第一ADC芯片(114)与第二ADC芯片(115)之间存在的采样时间误差的校正、以及第三ADC芯片(124)与第四ADC芯片(125)之间存在的采样时间误差的校正步骤如下：AA步骤，计算第一ADC芯片(114)与第二ADC芯片(115)之间采样时间误差所占时钟周期的比例第三ADC芯片(124)与第四ADC芯片(125)之间采样时间误差所占时钟周期的比例AB步骤，如果X1‑0.5＜‑0.05则通过FPGA芯片将给第二ADC芯片(115)的时钟相位延迟(X1‑0.5)×360°；AC步骤，如果X1‑0.5＞+0.05则通过FPGA芯片将给第一ADC芯片(114)的时钟相位延迟(X1‑0.5)×360°；AD步骤，如果X2‑0.5＜‑0.05则通过FPGA芯片将给第四ADC芯片(125)的时钟相位延迟(X2‑0.5)×360°；AE步骤，如果X2‑0.5＞+0.05则通过FPGA芯片将给第三ADC芯片(124)的时钟相位延迟(X2‑0.5)×360°；对于X1‑0.5∈[‑0.05,+0.05]、X2‑0.5∈[‑0.05,+0.05]为时间误差的允许范围。