[发明专利]高速并行位同步滤波器时变系数更新环路有效
| 申请号： | 201610443862.0 | 申请日： | 2016-06-17 |
| 公开（公告）号： | CN106130507B | 公开（公告）日： | 2018-08-31 |
| 发明（设计）人： | 唐婷;杜瑜 | 申请（专利权）人： | 中国电子科技集团公司第十研究所 |
| 主分类号： | H03H17/02 | 分类号： | H03H17/02 |
| 代理公司： | 成飞(集团)公司专利中心 51121 | 代理人： | 郭纯武 |
| 地址： | 610036 四川*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明提出了一种高速并行位同步滤波器时变系数更新环路，利用本发明能有效降低高速率下并行位同步的硬件实现复杂度。本发明通过下述技术方案予以实现：在每个时刻，并行滤波器组将输出并行数据通过时钟转换模块完成工作时钟的转换后，送入位同步误差提取模块进行位同步误差的提取，将实时提取工作时钟位同步误差送入重采样时钟生成器，产生重采样时钟和时钟偏移量；重采样时钟生成器将重采样时钟及时钟偏移量输入到RAM模块，RAM存储事先计算的多组并行滤波器系数；在每个时刻，通过当前时钟偏移量读取RAM存储内容，获取与该钟偏移量对应的并行滤波器系数，将该读取并行滤波器系数作为下一个时刻的并行滤波器系数，更新并行滤波器组的时变系数。 | ||
| 搜索关键词： | 高速 并行 同步 滤波器 系数 更新 环路 | ||
【主权项】：
1.一种高速并行位同步滤波器时变系数更新环路，包括：并行滤波器组、时钟转换模块、位同步误差提取模块、重采样时钟生成器和RAM模块，其特征在于：在每个时刻，当前时刻的M路并行数据同时输入到包含H个相同滤波器的并行滤波器组，并行滤波器组将输出并行数据通过时钟转换模块完成工作时钟的转换后，送入位同步误差提取模块进行位同步误差的提取，将实时提取工作时钟位同步误差送入重采样时钟生成器，产生重采样时钟和内插的时钟偏移量；重采样时钟生成器将重采样时钟及内插的时钟偏移量输入到RAM模块，RAM存储事先计算的多组并行滤波器系数；在每个时刻，RAM模块通过当前内插的时钟偏移量读取RAM存储内容，获取与当前内插的时钟偏移量对应的并行滤波器系数，将该读取并行滤波器系数作为下一个时刻的并行滤波器系数，更新并行滤波器组的时变系数。
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