[发明专利]一种比较器失调电压自校正电路

摘要

本发明提供一种比较器失调电压自校正电路，由于半导体工艺参数随机性引起了比较器失调电压，比较器失调电压同样具有随机性。由于比较器失调电压的随机性，在并行转换型模数转换器中并行比较器参考电压具有不确定性。在比较器失调电压严重的情况下，并行转换型模数转换器甚至会出现功能错误。本发明提出了一种比较器失调电压自校正电路，可校正比较器的随机失调电压至满足要求。因此，本发明的电路和方法消除了比较器随机失调对并行转换型模数转换器功能和性能的影响，大大提高了模数转换器特别是并行转换型模数转换器速度和性能。

主权项

1.一种比较器失调电压自校正电路，其特征在于：包括一比较器123、一失调数字调节电路122、一逐次逼近寄存器121、一多路选择器125、一使能端口EN、一时钟端口CLK、一参考电压输入端口V_r、一模拟信号输入端口V_in、一校正电压输入端口V_cal和一输出端口VOUT，端口V_r用于接收参考电压，端口V_cal用于接收一校正电压，该校正电压由同一芯片上的高精度DAC产生，或者由测试仪器产生，通过芯片引脚接入芯片；模拟信号输入端口V_in用于接收模拟信号；输出端口用于输出比较结果；正常工作时多路选择器125连接模拟信号输入端口V_in，校正的时候多路选择器连接正电压输入端口V_cal；参考电压输入端口V_r连接失调数字调节电路122的端口A，失调数字调节电路122的端口B连接比较器123的负相输入端，比较器123的正相输入端连接多路选择器125的输出端口；多路选择器的1号输入端口连接校正电压输入端口V_cal，2号输入端口连接模拟信号输入端口V_in；比较器123的输出端连接逐次逼近寄存器121的数据输入端D_in，逐次逼近寄存器121的使能端EN连接使能端口EN，逐次逼近寄存器121的时钟端CLK时钟端口CLK；逐次逼近寄存器121数字输出端D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇输出数据信号D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇；数据信号D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇分别控制失调数字调节电路122的数据端口D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇；所述失调数字调节电路122的端口B与端口A间的电压V_AB为其中Vs为一设计电压值。