[发明专利]基于包含式Cache体系的多核处理器低功耗设计结构

摘要

一种基于包含式Cache体系的多核处理器低功耗设计结构，包括本地Cache和二级共享Cache；本地Cache的每一路均包括原始Tag1、Valid1以及它们对应的校验元Parity1，还包括新增的路位置指示信息Way‑tag与其对应的校验元Parity2；二级共享Cache包括多路组相联的二级Tag模块和二级Data模块，二级Tag模块包括Tag2、Valid2以及它们对应的纠检错码ECC，二级Data模块包括Data及其对应的纠检错码ECC。本发明通过提前预知二级Cache更新时的副本位置，避免激活所有二级Cache的Tag存储体，仅需要访问对应的Tag路即可，以此在不影响处理器性能的前提下节省较大的功耗。

主权项

1.一种基于包含式Cache体系的多核处理器低功耗设计结构，其特征在于：包括本地Cache和二级共享Cache；本地Cache的每一路均包括原始Tag1、Valid1以及它们对应的校验元Parity1，还包括新增的路位置指示信息Way‑tag与其对应的校验元Parity2；二级共享Cache包括多路组相联的二级Tag模块和二级Data模块，二级Tag模块包括Tag2、Valid2以及它们对应的纠检错码ECC，二级Data模块包括Data及其对应的纠检错码ECC；本地Cache通过处理器地址CPU Addr进行访问，处理器地址CPU Addr包括用于作为地址检索各路本地Cache的索引段L1‑index；本地Cache在第二周期返回每一路的Tag1、Valid1、Parity1、Way‑tag、Parity2，处理器地址CPU Addr还包括在Valid有效的前提下用于与Tag1在比较器中进行对比的L1‑tag，Tag1与校验元Parity1送入校验逻辑单元进行错误判断，比较器与校验逻辑单元的输出结果送入与门；Way‑tag与其校验元Parity2送入另一校验逻辑单元进行错误判断；本地Cache各路的命中结果送入多路选择器MUX1，各路的Way‑tag送入多路选择器MUX2，Way‑tag的校验结果即Way‑tag使能信号Way‑tag en送入多路选择器MUX3，多路选择器MUX1输出的命中路号控制MUX2和MUX3输出Way‑tag及其使能信号Way‑tag en，MUX2输出的Way‑tag经过译码器转换为独热码形式，并送入由MUX3输出的Way‑tag en信号控制判别器中，如果Way‑tag可用，将Way‑tag送往二级共享Cache，否则由多路选择器MUX4认定为缺失，激活二级共享Cache的所有路进行查询；二级共享Cache包括处理器地址L2 Addr，处理器地址L2 Addr包括用于作为地址访问二级共享Cache各路存储体的索引段L2‑index；本地Cache的读使能信号经过多路选择器MUX4输出唯一的Way‑tag标识，从而打开多路二级Cache存储体中唯一的一路。