[发明专利]一种基于传统EDA工具的多芯片联合仿真方法在审
| 申请号： | 201610462881.8 | 申请日： | 2016-06-23 |
| 公开（公告）号： | CN106096177A | 公开（公告）日： | 2016-11-09 |
| 发明（设计）人： | 蔡洁明;卫博;印琴;刘士全 | 申请（专利权）人： | 中国电子科技集团公司第五十八研究所 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 总装工程兵科研一所专利服务中心 32002 | 代理人： | 杨立秋 |
| 地址： | 214035 *** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明涉及一种基于传统EDA工具的多芯片联合仿真方法，包括：将整个SiP电路按电路功能划分为数字逻辑子电路和模拟子电路，其中数字逻辑子电路采用Verilog仿真器，模拟子电路或者不宜用Verilog语言进行描述的电路采用HSIM仿真器；仿真时只需要对整个SiP电路施加统一的测试向量，Verilog仿真器和HSIM仿真器会在整个仿真过程中自动地进行交互，将所需的仿真中间数据互相传递；仿真完成后，可以用视图工具查看所有子电路的仿真结果。本发明是用于验证SiP电路中各子芯片协同工作时端口及时序的匹配性，防止因为电路参数设计不合理或者端口连接错误而导致的电路工作异常问题，为最终的SiP设计提供参考。 | ||
| 搜索关键词： | 一种 基于 传统 eda 工具 芯片 联合 仿真 方法 | ||
【主权项】：
一种基于传统EDA工具的多芯片联合仿真方法，其特征在于，包括以下步骤：(1)将整个SiP电路按电路功能划分为数字逻辑子电路和模拟子电路，其中数字逻辑子电路采用Verilog仿真器，模拟子电路或者不宜用Verilog语言进行描述的电路采用HSIM仿真器；(2)仿真时需对整个SiP电路施加统一的测试向量，Verilog仿真器和HSIM仿真器会在整个仿真过程中自动地进行交互，将所需的仿真中间数据互相传递；(3)仿真完成后，采用视图工具查看所有子电路的仿真结果。
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