[发明专利]一种并行数据同步采集装置

摘要

一种并行数据同步采集装置，包括时钟单元、至少两个采集硬核和采集控制单元，所述时钟单元的第一输出端分别与所述至少两个采集硬核的时钟输入端和所述采集控制单元的时钟输入端相连，所述至少两个采集硬核的状态反馈输出端均与采集控制单元的采集状态输入端相连。本发明以同一时钟源作为定时通过多个采集硬核实现数据的同步采集，做到了硬件级别的完全同步，保证了稳定的采集时间，提高了数据同步性，从而提高了数据的传输效率和准确性。

主权项

1.一种并行数据同步采集装置，其特征在于，包括时钟单元、至少两路采集硬核和采集控制单元，所述时钟单元的第一输出端分别与所述至少两路采集硬核的时钟输入端和所述采集控制单元的时钟输入端相连，所述至少两个采集硬核的状态反馈输出端均与采集控制单元的采集状态输入端相连；所述采集硬核为双向同步串行接口BISS‑C采集硬核，每路BISS‑C采集硬核分别包括同步接收信号的开始信号端口、复位信号端口和延迟时钟信号端口；每路BISS‑C采集硬核的busy信号输出端均与采集控制单元中的或非门的输入端相连；所述采集控制单元包括D触发器、低电平触发器和复位计时器，或非门的输出端与D触发器的输入端相连，D触发器的输出端与外设部件快速互联标准PCIE总线发送的采集信号端均为与门的输入端，与门的输出端与低电平触发器的第一输入端相连，低电平触发器的输出端与复位计时器的输入端相连，复位计时器的输出端与低电平触发器的第二输入端相连；所述D触发器是两个串联的D触发器；两个D触发器将busy信号输出端进行或非处理后的信号延迟两个时钟的触发信号，该触发信号需与用户程序发来的使能信号进行与处理，故用户程序发来的使能信号为0，无论触发信号是多少均无法触发，用户程序发来的使能信号为1，低电平触发器控制权交由五路采集硬核的busy信号进行或非处理后延迟两个时钟的触发信号来控制，五路采集硬核的busy信号中有一路为1时，snrdtrdy信号就为0，即进入inst23的时钟信号时钟为0；其中，snrdtrdy信号是为了协调start信号，当五路采集硬核在采集过程中不发送start信号，当五路采集硬核进入等待开始命令后，即全部busy信号为0时，snrdtrdy输出为1，才会发送start信号；五路采集硬核内新的一次采集开始，首先SLO连续3个定时周期为高电平后，检测start信号，start信号为1则进行后续读取操作，start信号为0则继续等待start命令，在等待start命令时的状态为resetst状态，在该状态时busy信号输出为0；离开该状态输出为1，即忙时为1，空闲时为0；当五路采集硬核的busy信号全部为0时，经过或非处理后输出信号snrdtrdy为1，只要有一路处在忙的状态其输出就为0，经过两个D触发器后，跟snrsen信号进行与处理；inst23检测到输入时钟信号上升沿后输出start信号为1，五路采集硬核接收到start信号为1后，同时开始进行后续该周期的采集任务；其中，snrsen信号为用户程序经由PCIE总线发送的开始采集信号，当snrsen信号为1时表示正在采集，当snrsen信号为0时后续采集回路没有使能信号；Start信号是发送给五路采集硬核的使能信号，复位计时器用来触发inst23的复位信号，每次发出一个start信号后计数器开始计数。