[发明专利]超结结构的制造方法有效
申请号: | 201610485338.X | 申请日: | 2016-06-28 |
公开(公告)号: | CN105895533B | 公开(公告)日: | 2019-01-04 |
发明(设计)人: | 柯行飞 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L29/78;H01L29/06 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 郭四华 |
地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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摘要: | 本发明公开了一种超结结构的制造方法,包括步骤:形成硬质掩模层;定义出沟槽形成区域;进行第一次外延层刻蚀形成顶部沟槽;在顶部沟槽的侧面和底部表面形成第一氮化硅层;去除顶部沟槽底部表面的第一氮化硅层;进行第二次外延层刻蚀形成底部沟槽;进行第一次第二导电类型外延层填充在底部沟槽填充第一层外延层;对第一层外延层进行回刻使第一氮化硅层完全暴露出来并去除第一氮化硅层;进行第二次第二导电类型外延层填充在第一层外延层顶部的沟槽中填充第二层外延层;进行平坦化并将硬质掩模层去除并形成超结结构。本发明能改善沟槽填充的质量并能实现对更大的深宽比的沟槽进行外延填充,能制作更小步进的超结结构并能扩大工艺窗口。 | ||
搜索关键词: | 结构 制造 方法 | ||
【主权项】:
1.一种超结结构的制造方法,其特征在于,包括如下步骤:步骤一、提供第一导电类型外延层,在第一导电类型外延层上形成硬质掩模层;步骤二、采用光刻定义出沟槽形成区域,采用刻蚀工艺将沟槽形成区域的所述硬质掩模层去除;步骤三、以所述硬质掩模层为掩模对所述第一导电类型外延层进行第一次刻蚀,所述第一次刻蚀形成顶部沟槽;步骤四、进行氮化硅沉积在所述顶部沟槽的侧面和底部表面形成第一氮化硅层,所述第一氮化硅层也延伸到所述顶部沟槽外;步骤五、进行干法刻蚀去除所述顶部沟槽底部表面的所述第一氮化硅层,所述顶部沟槽侧面的所述第一氮化硅层保留;步骤六、以所述硬质掩模层和所述第一氮化硅层为掩模对所述第一导电类型外延层进行第二次刻蚀,所述第二次刻蚀在所述顶部沟槽的底部形成底部沟槽,由所述顶部沟槽和所述底部沟槽纵向叠加形成超结沟槽;步骤七、采用选择性外延生长工艺对所述超结沟槽进行第一次第二导电类型外延层填充,利用所述选择性外延生长工艺仅在外延层表面生长、在氮化硅表面不生长的特点使第一次第二导电类型外延层填充的第一层外延层定位于所述底部沟槽中;步骤八、对所述第一层外延层进行回刻使所述第一层外层的顶部表面等于或低于所述第一氮化硅层的底部位置并将所述第一氮化硅层完全暴露出来;之后,去除所述第一氮化硅层;步骤九、采用选择性外延生长工艺对所述超结沟槽进行第二次第二导电类型外延层填充,利用所述选择性外延生长工艺仅在外延层表面生长、在所述硬质掩模层表面不生长的特点使第二次第二导电类型外延层填充的第二层外延层定位于所述第一层外延层的顶部的所述超结沟槽;步骤十、进行平坦化并将所述硬质掩模层去除;由填充于所述超结沟槽中的所述第一层外延层和所述第二层外延层叠加形成第二导电类型柱,由各所述第二导电类型柱之间的所述第一导电类型外延层组成第一导电类型柱,由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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