[发明专利]一种主从框级联系统及其时序补偿方法有效
| 申请号： | 201610498834.9 | 申请日： | 2016-06-30 |
| 公开（公告）号： | CN106055515B | 公开（公告）日： | 2019-10-29 |
| 发明（设计）人： | 王亦鸾 | 申请（专利权）人： | 上海斐讯数据通信技术有限公司 |
| 主分类号： | G06F15/173 | 分类号： | G06F15/173;G06F13/40;G06F13/42 |
| 代理公司： | 上海硕力知识产权代理事务所(普通合伙) 31251 | 代理人： | 郭桂峰 |
| 地址： | 201616 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种主从框级联系统及其时序补偿方法，包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，所述主框包括一FPGA模块，所述FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙0，保证了主框和从框之间级联信号的时序宽裕，从而不会出现误码，提高了信号质量。 | ||
| 搜索关键词： | 一种 主从 级联 系统 及其 时序 补偿 方法 | ||
【主权项】：
1.一种主从框级联系统，包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，其特征在于，所述主框包括第一FPGA模块，所述第一FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙0。
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