[发明专利]双倍数据速率解码装置有效
| 申请号： | 201610500489.8 | 申请日： | 2016-06-29 |
| 公开（公告）号： | CN106686322B | 公开（公告）日： | 2021-01-15 |
| 发明（设计）人： | 黄元锡 | 申请（专利权）人： | 爱思开海力士有限公司 |
| 主分类号： | H04N5/374 | 分类号： | H04N5/374;H04N5/3745 |
| 代理公司： | 北京弘权知识产权代理事务所(普通合伙) 11363 | 代理人： | 李少丹;许伟群 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
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| 摘要： | 公开的是接收下一锁存器级电路的负输出作为反馈输入的锁存器电路、对脉冲周期执行DDR计数并降低切换次数的基于锁存器电路的双倍数据速率环型计数器、通过使用基于锁存器的DDR环型计数器对低比特位部分进行计数及通过使用二进制计数器对高比特位部分进行计数的混合型计数装置、采用混合型计数装置的模数转换装置和CMOS图像传感器。双倍数据速率环型计数器可包括以环的形式耦接的多个锁存器。多个锁存器可包括交替布置的正边沿触发锁存器和负边沿触发锁存器。当前锁存器级接收前一锁存器级的输出以根据计数器时钟来移位至下一锁存器级，接收下一锁存器级的输出来检查向下一锁存器级的数据移位，如果数据移位被检查到就下降至低电平。 | ||
| 搜索关键词： | 双倍 数据 速率 解码 装置 | ||
【主权项】：
一种锁存器电路，包括：反馈输入单元，适用于使用移位时钟和下一锁存器级的输出作为输入；以及锁存单元，适用于根据移位时钟的状态来保持数据。
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