[发明专利]一种应用于静态随机存储器的锁存型流水结构高速地址译码器

摘要

本发明公开了一种应用于静态随机存储器的锁存型流水结构高速地址译码器，能够消除预译码模块造成的译码时间损耗，同时其第二级译码模块采用本发明中提出的受时钟控制的新型译码电路结构能够有效的提高第二级译码模块的译码速度，进而提高整个地址译码器的性能。特别适用于对译码速度有特殊要求的电路中，例如高性能SRAM。

主权项

1.一种应用于静态随机存储器的锁存型流水结构高速地址译码器，其特征在于，包括：相互连接的受时钟控制的预译码模块与受时钟控制的二级译码模块；其中，所述受时钟控制的二级译码模块中包含了若干个受时钟控制的译码电路；所述受时钟控制的译码电路包括：4个输入端口：PA，PB，PC，FLOAT；1个输出端口Q；1个二输入或非门NOR0；1个二输入与非门NAND0；6个反相器：INV0，INV1，INV2，INV3，INV4，INV5；2个PMOS管：P0，P1；1个NMOS管N0；输入端PA与PB接到二输入或非门NOR0的输入端，二输入或非门NOR0的输出端输出Y；Y接到反相器INV0的输入端，反相器INV0的输出端输出Y’；Y’接到反相器INV1的输入端，反相器INV1的输出端输出Y_delay，同时Y’接到NMOS管N0的源极；Y_delay接到PMOS管P1的栅极；输入端PC接到反相器INV4的输入端，反相器INV4的输出端输出PCB；输入端FLOAT接到反相器INV3输入端，反相器INV3输出端输出FLOATB；PCB，FLOATB输入到二输入与非门NAND0的输入端，二输入与非门NAND0输出端输出Z；Z连接到反相器INV5输入端，反相器INV5输出端输出ZB；ZB接到NMOS管N0与PMOS管P0的栅极；PMOS管P0的源极接到电源VDD；PMOS管P0的漏极与NMOS管N0的漏极以及PMOS管P1的漏极连接在X节点，之后连接到反相器INV2的输入端，反相器INV2的输出端输出Q；PMOS管P1的源极接到电源VDD；其中，当时钟信号CLK为高电平时，静态随机存储器SRAM工作在保持状态，地址信号输入至受时钟控制的预译码模块，所述受时钟控制的预译码模块将预译码结果输送到受时钟控制的二级译码模块，此时受时钟控制的二级译码模块不工作；当时钟信号CLK跳变为低电平时，SRAM工作在读写状态，地址信号与受时钟控制的预译码模块断开并锁存在CLK跳变之前输入的地址信号，同时受时钟控制的二级译码模块开始工作并输出译码结果。