[发明专利]FPGA片内SRAM的时序处理方法、片内SRAM及FPGA有效
| 申请号： | 201610523162.2 | 申请日： | 2016-07-05 |
| 公开（公告）号： | CN106158012B | 公开（公告）日： | 2019-07-16 |
| 发明（设计）人： | 夏钊;霍杰 | 申请（专利权）人： | 深圳市紫光同创电子有限公司 |
| 主分类号： | G11C11/413 | 分类号： | G11C11/413;G11C7/22 |
| 代理公司： | 北京汇泽知识产权代理有限公司 11228 | 代理人： | 张瑾 |
| 地址： | 518057 广东省深圳市南山区*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明提供一种FPGA片内SRAM的时序处理方法、片内SRAM及FPGA。所述方法包括：地址译码器对输入的地址信号进行逻辑译码，选中所述地址信号指向的存储器阵列中的存储单元，以使被选中的存储单元经读写控制电路与输入寄存器、输出寄存器接通；读写控制电路确定对所述被选中的存储单元执行读操作或写操作；当对所述被选中的存储单元执行读操作时，输出寄存器在时钟信号的下降沿将数据读出。本发明能够消除FPGA片内SRAM采用传统流水线型SRAM执行读操作时输出存在的一个时钟周期的初始延迟，同时不影响原有的时序性能。 | ||
| 搜索关键词： | fpga sram 时序 处理 方法 | ||
【主权项】：
1.一种FPGA片内SRAM的时序处理方法，其特征在于，所述FPGA片内SRAM包括地址译码器、存储器阵列、读写控制电路、输入寄存器和可配置的输出寄存器，所述输出寄存器具有旁路、上升沿触发和下降沿触发三种状态，所述方法包括：地址译码器对输入的地址信号进行逻辑译码，选中所述地址信号指向的存储器阵列中的存储单元，以使被选中的存储单元经读写控制电路与输入寄存器、输出寄存器接通；读写控制电路确定对所述被选中的存储单元执行读操作或写操作；当对所述被选中的存储单元执行读操作时，如果输出寄存器被配置为旁路状态，则读出的数据不经过旁路的输出寄存器直接输出；如果输出寄存器被配置为上升沿触发，则输出寄存器在时钟信号的上升沿将数据读出；如果输出寄存器被配置为下降沿触发，则输出寄存器在时钟信号的下降沿将数据读出。
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