[发明专利]一种半导体分立器件CSP封装技术

摘要

本发明涉及半导体器件的芯片尺度封装领域，具体为一种半导体分立器件CSP封装技术。本发明采用聚酰亚胺材料来实现一体化钝化封装，无需专门的邦定封装设备，且具有更好的绝缘性，耐高温，耐辐射，热阻小等优良性能；采用无引线的倒装结构和多层金属化技术，使得封装电容从引线邦定的1‑3pF下降到0.5‑1pF,引线电感从2‑4nH下降到0.5‑1.5nH，由于采用倒装散热结构，热阻也将下降为原来正装结构的一半，从而使得封装性能大大提升，并使PIN二极管的体积重量降低。

主权项

一种半导体分立器件CSP封装技术，具体过程如下：a、在N+型衬底即N+SUB上先正向外延淀积CVD以得到10‑15um的高阻外延层N‑epi，掺杂浓度0.9×10¹⁴cm³～1.1×10¹⁴cm³,然后通过CVD生长出Si,再对Si进行氧化得出SiO₂,N+SUB、N‑epi和SiO₂的长度相同；N+SUB长度L为250‑350um，厚度W1为110‑130um；N‑epi厚度W2为10‑15um，SiO₂厚度W3为0.9‑1.1um；b、光刻P+区，扩硼：利用光刻与扩散工艺制备P+区，距离SiO₂层左侧边界28‑32um，长度为60‑100um,深度为1.3‑1.7um，浓度为0.9×10¹⁹cm³～1.1×10¹⁹cm³，同时得到其上方的SiO₂缺口；c、光刻N+区：采用步骤a的氧化工艺，制得SiO₂填满P+区上方的SiO₂缺口；然后采用光刻与扩散工艺制备N+区，距SiO₂层右侧边界17‑23um，长度与P+区相同，深度等于W2，浓度0.9×10¹⁹cm³～1.1×10¹⁹cm³，同时得到N+区上方的SiO₂缺口；d、采用步骤a的氧化工艺，制得SiO₂填满N+区上方的SiO₂缺口；然后光刻引线孔即P+区和N+区上方的SiO₂缺口区，再采用物理气相沉积PVD，在P+区和N+区的上方淀积Al，使其填充满SiO₂缺口处，并至SiO₂上层；P+区淀积Al超出SiO₂层的厚度W4为1.3‑1.7um，距离左侧边界20‑25um，长度100‑120um；N+区淀积Al超出SiO₂层的厚度等于W4，距离右侧边界10‑15um，长度100‑120um，P+区淀积Al与N+区淀积Al不相交；e、刻蚀淀积Al得到0.1‑0.2um的凹槽；刻蚀完成烘干后，在Al表面层依次淀积0.8‑1.2um厚度的W/Au,以及2.7‑3.2um厚度的Cu；其中，W/Au层作为粘附层及阻挡层，Cu作为导电层；f、聚酰亚胺旋涂，刻蚀：在步骤e得到的衬底上表面旋涂聚酰亚胺涂层至整个涂层平整，然后对P+区和N+区空间上方的聚酰亚胺涂层进行刻蚀；刻蚀后的聚酰亚胺涂层超出Cu层上方的厚度为13‑17um，在左侧边界长度L₁为23‑27um，在右侧边界长度L₂为18‑22um；P+区上方刻蚀长度L_P为60‑100um，N+区上方刻蚀长度L_N为60‑100um，两者之间距离L₃，L₁+L₂+L₃+L_P+L_N＝L，L₃＞0；g、聚酰亚胺二次旋涂加厚，电镀加厚Cu，最后电镀Sn以制作外部焊盘：首先在L_P和L_N上方电镀Cu，使Cu的高度比两侧聚酰亚胺高2‑5um；然后在L₁、L₂和L₃聚酰亚胺涂层上方旋涂同样厚度的聚酰亚胺；再于Cu上方电镀Sn，Sn的高度比此时聚酰亚胺高4‑10um；再在N+SUB下方溅射2～3um的pt，最后在pt下方旋涂15um～25um的聚酰亚胺。