[发明专利]一种基于FPGA进位链的Vernier型TDC电路

摘要

本发明公开了一种基于FPGA进位链的Vernier型TDC电路，包括粗计数单元、单步Vernier细计数单元、时钟抽取单元和时间戳组合单元：粗计数单元用于产生时间戳结果中的粗计数部分；单步Vernier细计数单元用产生时间戳结果中的细计数部分，单步Vernier细计数单元中的慢、快延迟线分别是只包含2个等效基本延迟单元和1个等效基本延迟单元的环路结构；时钟抽取单元用于寻找和搜索时间上出现于被测信号后且距离其最近的粗时钟信号；时间戳组合单元用于组合输出完整的时间戳结果。本发明克服了现有技术中由于使用大量宽度分布不均匀的延迟单元而导致的非线性误差较大的问题，显著提高了TDC的测量精度。

主权项

1.一种基于FPGA进位链的Vernier型TDC电路，其特征在于，包括粗计数单元、单步Vernier细计数单元、时钟抽取单元和时间戳组合单元，其中：/n所述粗计数单元用于产生时间戳结果中的粗计数部分；/n所述单步Vernier细计数单元用于测量被测信号和粗计数时钟信号之间的时间间隔，产生时间戳结果中的细计数部分；/n所述时钟抽取单元用于寻找和搜索出现于被测信号后且距离被测信号最近的粗时钟信号，并将分别经过不同延迟的被测信号和粗计数时钟信号馈入到单步Vernier细计数单元；/n所述时间戳组合单元用于同步粗计数部分和细计数部分，组合输出完整的时间戳结果；/n所述单步Vernier细计数单元包括一条慢延迟线、一条快延迟线、一个鉴相器、一个细计数器和四个脉冲整形模块，其中：/n所述慢延迟线和快延迟线分别由进位链的延迟单元级联组成，其中慢延迟线中传递被测信号，快延迟线中传递粗计数时钟信号，每条延迟线的输出端被回接到该条延迟线的输入端形成振荡环路，其中对应慢延迟线的环路包括2个等效的延迟单元，对应快延迟线的环路包括1个等效的延迟单元；/n所述慢延迟线输出端连接细计数器的时钟端口，触发细计数器记录信号在振荡环中循环的次数，细计数器的结果被送入时间戳组合单元作为细计数的结果；/n所述鉴相器的数据端口连接慢延迟线的等效延迟单元的输出端，时钟端口连接快延迟线的等效延迟单元的输出端，输出端口连接细计数器的使能端口；鉴相器用来判断领先信号即被测信号和落后信号即粗计数器的时钟信号的相对时间关系，并控制细计数器的使能端口；/n所述慢延迟线和快延迟线的输入端、输出端分别设置一个脉冲整形模块，脉冲整形模块的作用是控制振荡环路中传播信号的高电平持续时间，使细计数测量范围能够覆盖粗计数时钟周期。/n