[发明专利]控制数字锁相环（DPLL）中的功率消耗的系统和方法

摘要

本发明涉及控制数字锁相环(DPLL)中的功率消耗的系统和方法。一种设备包含可编程频率装置，所述可编程频率装置适于产生选自一组相异频率时钟的参考时钟，其中所述可编程频率装置进一步适于在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的相同时间关系。所述设备进一步包含例如数字锁相环(DPLL)的锁相环(PLL)，所述锁相环(PLL)使用所述选定参考时钟以建立输入信号与输出信号之间的预定相位关系。通过在相异频率时钟之间切换时维持所述参考时钟的大体上相同的时间关系，在改变所述参考时钟的同时未显著地干扰所述锁相环(PLL)的连续且有效的操作。此可用以控制所述设备的功率消耗。

主权项

1.一种用于提供输出参考时钟的方法，其包含：产生时序信号，所述时序信号是输入参考时钟的延迟版本，其中至少一个数字延迟元件用于延迟所述输入参考时钟；在第一步中，从一组相异频率时钟选择第一时钟，其中所述相异频率时钟通过对所述输入参考时钟进行分频而产生；使用所述时序信号对所选择的第一时钟进行时钟输出以作为所述输出参考时钟；在第二步中，从所述一组相异频率时钟选择第二时钟，其中所述第一时钟的第一频率与所述第二时钟的第二频率不同；以及使用所述时序信号对所选择的第二时钟进行时钟输出以作为所述输出参考时钟。