[发明专利]能灵活配置时钟频率的数字低电平控制处理器

摘要

本发明提供一种能灵活配置时钟频率的数字低电平控制处理器，包括：多路高速模拟数字转换通道、多路高速数字模拟转换通道、多路数字输出端口、数字信号处理芯片和时钟分配系统。时钟分配系统用于向数字信号处理芯片提供时钟信号，时钟分配系统包括：时钟分配芯片，用于根据输入参考信号和时钟分配芯片寄存器的配置参数向数字信号处理芯片发送时钟信号；和CPLD芯片，用于设置配置参数并存储配置参数。本发明的一种能灵活配置时钟频率的数字低电平控制处理器集成寄存器参数自动回复功能和多路扇出功能的时钟分配单元、集成多路高速模拟数字转换通道、两路高速数字模拟转换通道和多路数字输出端口，具有尺寸小、稳定可靠、经济和维护便利的优点。

主权项

1.一种能灵活配置时钟频率的数字低电平控制处理器，其特征在于，包括：多路高速模拟数字转换通道；多路高速数字模拟转换通道；多路数字输出端口；一数字信号处理芯片，用于根据预设的一低电平反馈算法处理来自所述高速模拟数字转换通道的第一数字信号形成第二数字信号和驱动信号，并向所述高速数字模拟转换通道输出所述第二数字信号，向所述数字输出端口输出驱动信号；以及一时钟分配系统，所述时钟分配系统包括：一时钟分配芯片，用于根据一输入参考信号和所述时钟分配芯片的一寄存器的一配置参数向所述数字信号处理芯片发送一时钟信号；一CPLD芯片，用于设置所述配置参数并存储所述配置参数，该CPLD芯片与所述数字信号处理芯片的一JTAG程序下载端口有4根数字信号线相连；和一扇出芯片，所述扇出芯片连接于所述时钟分配芯片与所述数字信号处理芯片之间，用于将所述时钟分配芯片发出的一路所述时钟信号按同频率扇出多路；其中，所述高速模拟数字转换通道包括相连的一单端转差分单元和一模数转换器，所述模数转换器与所述数字信号处理芯片通信连接；所述高速模拟数字转换通道还包括一排阻，所述排阻连接于所述模数转换器和所述数字信号处理芯片之间；所述数字输出端口包括一输出匹配接口和一多通道数字逻辑光隔离芯片，所述多通道数字逻辑光隔离芯片连接于所述输出匹配接口和所述数字信号处理芯片之间。