[发明专利]一种用于时钟切换过程的自动复位结构

摘要

本发明公开了一种用于时钟切换过程的自动复位结构，包括延时单元D、异或门XOR、第一反相器INV1与第二反相器INV2、与门AND、计数器CT和RS触发器FF；延时单元D与异或门XOR构成高电平脉冲产生电路，用于提供计数器CT异步清零端Clr的清零信号以及RS触发器FF置位端S的置位信号，以产生高电平Rst复位信号。第一反相器INV1、第二反相器INV2以及与门AND构成门控时钟结构，用于控制计数器CT时钟输入端CP输入的时钟信号。当计数器CT输出最高位Q_D输出高电平时，RS触发器FF复位，Rst复位信号去除。本发明能够在时钟选择信号发生变化时，自动输出复位信号；而当时钟切换完成后，自动去除复位信号，使受控电路正常工作。

主权项

1.一种用于时钟切换过程的自动复位结构，其特征在于：包括延时单元D、异或门XOR、第一反相器INV1与第二反相器INV2、与门AND、计数器CT和RS触发器FF；所述延时单元D为偶数个反相器串联而成，通过调节反相器个数以控制延时时间；所述异或门XOR为二输入的异或门；所述与门AND为三输入与门；所述计数器CT为4位异步清零二进制加法计数器，其中CP为时钟输入端，上升沿有效；Clr为异步清零端，高电平有效；QA、QB、QC、QD为计数输出值，QD为最高位；所述RS触发器FF为基本RS触发器，其中，置位端S和复位端R高电平有效；所述延时单元D的输入端A0与时钟选择信号Clk_Sel连接，所述延时单元D的输出端B0与所述异或门XOR的输入端X1相接；所述时钟选择信号Clk_Sel同时与所述异或门XOR的输入端X2相接，所述异或门XOR的输出端QXOR与所述计数器CT的异步清零端Clr以及RS触发器FF的置位端S相连；同时，所述异或门XOR的输出端QXOR与第一反相器INV1的输入端A4相连；第一反相器INV1的输出端B1同与门AND的输入端A3相连；所述与门AND的输入端A2与时钟切换结构的时钟输出端Clk连接；所述计数器CT的计数值输出最高位QD与所述第二反相器INV2输入端A5相连，第二反相器INV2的输出端B2同与门AND的输入端A1相连；与门AND的输出端QAND同计数器CT的时钟输入端CP相连；所述计数器CT的输出最高位QD同RS触发器FF的复位端R相连；对于有效复位信号为高电平的情况，RS触发器FF的输出端Q即为复位信号Rst。