[发明专利]用于阻变元件阵列的DDR兼容的存储器电路架构

摘要

本公开是一种用于阻变元件阵列的高速存储器电路架构。阻变元件阵列分为行和列，每列由一根字线服务，每行由两根位线服务。阻变元件的每行包括一对基准元件和感测放大器。在该阵列中使用的阻变元件中，该基准元件为具有对应于SET条件的电阻和对应于RESET条件的电阻之间的电阻值的电阻组件。高速READ操作通过下列步骤执行：将行的一位线通过字线选择的阻变元件放电，并且同时将行的另一位线通过基准元件放电，并使用行的感测放大器比较两条线上放电的速率。存储状态数据以高速同步的数据脉冲传送到输出数据总线。高速数据从外部同步的数据总线接收，并通过在存储器阵列配置中的阻变元件内的编程操作存储。

主权项

一种阻变元件存储器阵列，包括：多根字线；多根位线；多根选择线；多个存储器单元，所述存储器单元包括：阻变元件，所述阻变元件具有第一端子和第二端子，所述第一端子与选择线电通信，其中所述阻变元件能在至少两个非易失性电阻值之间切换，第一电阻值对应于第一信息状态，并且第二电阻值对应于第二信息状态；选择设备，所述选择设备响应于字线上的控制信号，所述选择设备选择地提供在位线和所述阻变元件的所述第二端子之间的导电路径；多个基准元件，所述基准元件包括：电阻基准元件，具有第一端子和第二端子，所述第一端子与位线电通信，其中所述电阻基准元件有电阻，所述电阻被选择成落入所述第一电阻值和所述第二电阻值之间；选择设备，所述选择设备响应于字线上的控制信号，所述选择设备选择地提供在位线和所述电阻基准元件的所述第二端子之间的导电路径；多个感测放大器，所述感测放大器的每个响应于电耦合到阻变元件的至少一根位线和电耦合到电阻基准元件的至少一根位线；其中所述多个感测放大器的一个能够将电耦合到已经被字线选择的阻变元件的位线上的放电速率和电耦合到被字线选择的电阻基准元件的位线上的放电速率进行比较；并且其中所述比较用于读取选择的存储器单元的信息状态。