[发明专利]应变纳米线CMOS器件和形成方法有效
申请号: | 201610621501.0 | 申请日: | 2016-08-01 |
公开(公告)号: | CN106571340B | 公开(公告)日: | 2020-01-10 |
发明(设计)人: | 彭成毅;江宏礼;杨玉麟;叶致锴;杨育佳;刘继文 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | H01L21/8238 | 分类号: | H01L21/8238;H01L27/092 |
代理公司: | 11409 北京德恒律治知识产权代理有限公司 | 代理人: | 章社杲;李伟 |
地址: | 中国台*** | 国省代码: | 中国台湾;71 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 本发明提供了晶体管结构和晶体管结构的形成方法。晶体管结构包括第一外延材料和第二外延材料的交替层。在一些实施例中,对于一个n‑型或p‑型晶体管,可以去除第一外延材料或第二外延材料。可以去除第一外延材料和第二外延材料的最下的层,并且可以使第一外延材料或第二外延材料的侧壁缩进或凹进。本发明的实施例还涉及应变纳米线CMOS器件和形成方法。 | ||
搜索关键词: | 应变 纳米 cmos 器件 形成 方法 | ||
【主权项】:
1.一种形成半导体器件的方法,所述方法包括:/n形成第一鳍和第二鳍,每个所述第一鳍和每个所述第二鳍均包括交替外延结构,所述交替外延结构具有多个外延层,所述多个外延层包括第一外延层和第二外延层,所述第一外延层包括第一半导体材料,所述第二外延层包括第二半导体材料,所述交替外延结构的层在一个所述第一外延层和一个所述第二外延层之间交替;/n在所述第一鳍和所述第二鳍上方形成第一介电层;/n暴露所述第二鳍的沟道区域;/n去除所述第二鳍的所述沟道区域中的至少部分所述第一外延层以沿着所述第一外延层的侧壁形成凹进;/n在所述第一鳍上方形成第一栅极堆叠件,所述第一栅极堆叠件沿着所述第一鳍的所述第一外延层的侧壁和所述第二外延层的侧壁延伸;以及/n在所述第二鳍上方形成第二栅极堆叠件,所述第二栅极堆叠件沿着所述第二外延层的侧壁延伸。/n
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于台湾积体电路制造股份有限公司,未经台湾积体电路制造股份有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/201610621501.0/,转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造