[发明专利]用于可编程逻辑器件配置存储器的数据中继结构

摘要

本发明涉及一种用于可编程逻辑器件的配置存储器结构中的数据中继结构，该结构包含多个分布式数据中继模块级联。每级数据中继模块包含存储器清零、数据写入和数据读取三个功能，每级数据中继模块都包含预充电读写模块和锁存模块。数据写入时，数据端WBL/WBLN写入前一级的数据中继模块，再驱动输出端RBL/RBLN与后一级数据中继模块输入相连，数据读取时，后一级的数据中继模块的输出WBL/WBLN与前一级数据中继模块输入RBL/RBLN相连。本发明的优点：这种结构具备可编程逻辑器件数据清零、配置数据写入和配置数据读取功能，适用于大规模可编程逻辑器件快速稳定的配置。

主权项

1.用于可编程逻辑器件配置存储器的数据中继结构，其特征是，包括多个分布式数据中继模块的级联，每级数据中继模块包括第一预充电读写模块（31）、第二预充电读写模块（32）和锁存模块（33），第一预充电读写模块（31）的数据端包括WBL、PRECHARG、CLEAR_BL和RBL，第二预充电读写模块（32）的数据端包括WBLN、PRECHARG、CLEAR_BLN和RBLN，第一预充电读写模块（31）的RBL端和第二预充电读写模块（32）的RBLN端连接到锁存模块（33）；每级数据中继模块的WBL、WBLN端与前一级数据中继模块的RBL、RBLN端相连；每级数据中继模块包含存储器清零、配置数据写入和配置数据读取三个功能；配置数据写入时，数据端WBL、WBLN写入前一级的数据中继模块，再驱动输出端RBL、RBLN与后一级数据中继模块输入相连；配置数据读取时，后一级的数据中继模块的输出WBL、WBLN与前一级数据中继模块的输入RBL、RBLN相连；在存储器清零的过程中，信号RBL在信号CLEAR_BL的作用下始终为低电平，信号RBLN在信号CLEAR_BLN和PRECHARG的作用下始终为高电平；所述第一预充电读写模块（31）包括：NMOS管M1漏端与PMOS管P1漏端、NMOS管M2漏端相连，还与PMOS管P4的漏端相连，NMOS管M1源端接地，PMOS管P2漏端与PMOS管P1源端、NMOS管M2源端相连，PMOS管P2源端接高电平，PMOS管P3漏端与PMOS管P4源端相连，PMOS管P3源端接高电平；PMOS管P1栅端受预充电使能信号PRECHARGE_OEN控制，NMOS管M2栅端受写使能信号WRITE_EN控制；PMOS管P3栅端受偏置电压OEN控制，清零、读取时OEN为高电平，回读时，OEN是偏置电压；其中NMOS管M1的漏端连接到位线RBL，位线RBL和读使能信号READ_EN分别连接第一与非门的输入端，第一与非门的输出端连接PMOS管P4栅端以及反相器的输入端，反相器的输出端和WBL端、PRECHARG端连接或门的输入端，或门的输出端和CLEAR_BL端分别连接第二与非门的输入端，第二与非门的输出端分别连接NMOS管M1栅端和PMOS管P2栅端；所述第二预充电读写模块（32）和第一预充电读写模块（31）电路结构相同，第二预充电读写模块（32）的RBLN端、WBLN端、CLEAR_BLN端对应第一预充电读写模块（31）的RBL端、WBL端、CLEAR_BL端；所述锁存模块（33）中，NMOS管M5漏端与NMOS管M3源端、M4源端相连接，NMOS管M5源端接地，栅端接使能信号FRAME_EN，NMOS管M3漏端和NMOS管M4栅端与位线RBLN相连，NMOS管M4漏端和NMOS管M3栅端与位线RBL相连。