[发明专利]一种秒中断间隔可控的校时装置

摘要

本发明公开了一种秒中断间隔可控的校时装置，外部主控设备发出的校时数据，校时数据直接输入至校时寄存器和校时触发器；校时寄存器将校时数据输入至加法器；校时触发器发出校时启动信号至比较器，驱动比较器进行校时操作；时钟生成器用来产生系统时钟和计时脉冲；计时脉冲输入至计时器中；计时器依据比较器输出的校时结果更新当前时间值，并记录计时脉冲个数；加法器将校时寄存器转换后的校时数据和计时器记录的时间值求和；比较器进行校时并输出校时结果至计时器。该装置解决了校时过程中秒中断间隔过小或过大的问题，极大地节约了CPU机时。

主权项

1.一种秒中断间隔可控的校时装置，包括计时器、加法器和比较器，其特征在于，还包括校时寄存器、时钟生成器和校时触发器；外部主控设备发出的校时数据，校时数据直接输入至所述校时寄存器和所述校时触发器；所述校时寄存器接收所述校时数据转换为设定的格式并进行保存，校时寄存器将校时数据输入至加法器；所述校时寄存器分为秒部寄存区和亚秒部寄存区两部分，将所述校时数据进行格式转换、按照秒部校时值和亚秒部校时值两部分分别保存在秒部寄存区和亚秒部寄存区；其中秒部校时值采用补码格式进行保存，亚秒部校时值采用原码格式保存；所述校时触发器接收到校时数据，发出校时启动信号至所述比较器，驱动比较器进行校时操作，并等待所述比较器发回校时完成信号，接收到校时完成信号之后，撤销向比较器发出的校时启动信号；所述时钟生成器用来产生系统时钟和计时脉冲；系统时钟用于驱动校时寄存器、校时触发器、比较器、加法器以及计时器在统一的系统时钟下同步工作；计时脉冲输入至计时器中；所述计时器依据比较器输出的校时结果更新当前时间值，并记录计时脉冲个数，所述计时器分为秒计时部和亚秒计时部两部分，亚秒计时部在每接收到一个计时脉冲时其亚秒计数值加1，当亚秒计数值累计计数值达到设定的模值时向秒计时部进位，并输出秒中断信号，秒计时部在收到亚秒部的进位时其秒计数值加1，计时器将时间值输入至加法器；所述加法器将校时寄存器转换后的校时数据和计时器记录的时间值求和，所述加法器在求和时，先将亚秒校时值和亚秒计数值相加，形成求和结果的亚秒部，当二者相加结果超过设定的模值时，产生求和进位，然后将秒校时值和秒计数值以及求和进位相加形成求和结果的秒部，加法器将求和结果输入至所述比较器；所述比较器在接收到校时启动信号之后，在每个系统时钟周期内均判断所述求和结果是否与比较门限数值满足条件关系，如果满足条件关系，则执行校时过程，将校时结果输入到计时器以更新计时器，并发出校时完成信号至所述校时触发器；如果不满足，则等待下一个系统时钟周期，直到满足条件关系；设定亚秒校时值为x，x为大于零且小于设定的模值的整数，计时器亚秒计数值为y，y为大于零且小于设定模值的整数，计时脉冲的频率为f，则如果要使秒中断间隔在0.5秒至1.5秒的间隔的范围内，所述条件关系以及校时过程如下：条件1)如果任意一个系统时钟内满足x+y<0.5×f条件，比较器执行校时过程，产生校时结果，所述校时结果的亚秒部为求和结果的亚秒部，校时结果的秒部为求和结果的秒部；条件2)如果任一个系统时钟内满足x+y>1.0×f条件，比较器执行校时过程，产生校时结果，所述校时结果的亚秒部为x+y‑1.0×f，且产生进位，校时结果的秒部为求和结果的秒部和校时结果的亚秒部进位相加的和值；如果以上两个条件均不满足，则等待下一个系统时钟周期，重复判断以上两个条件是否满足，等待时间不超过1秒种。