[发明专利]一种C单元加固的组合逻辑单元电路结构生成方法有效
| 申请号： | 201610676527.5 | 申请日： | 2016-08-16 |
| 公开（公告）号： | CN106339531B | 公开（公告）日： | 2019-07-12 |
| 发明（设计）人： | 夏冰冰;周凯;高瑛珂;吴军;刘鸿瑾;孙强;刘波;吴一帆 | 申请（专利权）人： | 北京控制工程研究所 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 中国航天科技专利中心 11009 | 代理人： | 陈鹏 |
| 地址： | 100080 *** | 国省代码： | 北京;11 |
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| 摘要： | 一种C单元加固的组合逻辑单元电路结构生成方法，首先根据选取需要加固的组合逻辑单元，分别加入C单元电路结构，得到加固组合逻辑单元及元逻辑描述，然后根据加固组合逻辑单元逻辑描述生成测试向量，遍历C单元中MOS管宽度，得到延时最小值对应的MOS管宽度值，进而得到加固组合逻辑单元电路结构，最后使用测试向量对得到的加固组合逻辑单元电路结构进行测试，得到特征化参数。 | ||
| 搜索关键词： | 一种 单元 加固 组合 逻辑 电路 结构 生成 方法 | ||
【主权项】：
1.一种C单元加固的组合逻辑单元电路结构生成方法，其特征在于包括如下步骤：(1)根据外部指令从参考组合逻辑单元库中选取需要进行C单元加固的组合逻辑单元，进而得到选取的组合逻辑单元对应的门级网表、组合逻辑单元逻辑描述和组合逻辑单元工艺仿真文件；所述的参考组合逻辑单元库包括多个组合逻辑单元、组合逻辑单元门级网表、组合逻辑单元工艺仿真文件、组合逻辑单元版图文件和组合逻辑单元逻辑描述；(2)将C单元电路结构分别加入到步骤(1)选取的组合逻辑单元中，得到各个被选取的组合逻辑单元对应的加固组合逻辑单元，并得到各个加固组合逻辑单元对应的加固组合逻辑单元逻辑描述；(3)根据各个加固组合逻辑单元的加固组合逻辑单元逻辑描述生成得到各个加固组合逻辑单元的测试向量；(4)将加固组合逻辑单元中C单元电路结构的MOS管宽度设为变量参数，遍历MOS管宽度，得到加固组合逻辑单元对C单元加固前组合逻辑单元延时的最小值对应的MOS管宽度值，进而得到加固组合逻辑单元对应的C单元电路尺寸，其中，在遍历MOS管宽度过程时，C单元电路中PMOS管、NMOS管的宽度比等于当前组合逻辑单元工艺下相同驱动能力的标准反向器中PMOS管、NMOS管的宽度比；(5)根据步骤(4)得到的C单元电路尺寸得到加固组合逻辑单元电路结构，然后使用步骤(3)得到的测试向量对得到的加固组合逻辑单元电路结构进行测试，得到加固组合逻辑单元电路结构的特征化参数；所述的特征化参数包括延时、功耗和面积。
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