[发明专利]用异步总线产生时钟输出的方法有效
| 申请号： | 201610679683.7 | 申请日： | 2016-08-18 |
| 公开（公告）号： | CN106326158B | 公开（公告）日： | 2019-05-07 |
| 发明（设计）人： | 朱伟;冯威;陈志军;伍翔;王晶龙;吴艳 | 申请（专利权）人： | 长沙丰灼通讯科技有限公司 |
| 主分类号： | G06F13/28 | 分类号： | G06F13/28 |
| 代理公司： | 长沙星耀专利事务所(普通合伙) 43205 | 代理人： | 舒欣;宁星耀 |
| 地址： | 410331 湖南省长沙市浏阳经*** | 国省代码： | 湖南;43 |
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| 摘要： | 用异步总线产生时钟输出的方法，包括以下步骤：（1）将主设备的数据线DATA连接到D触发器的输入端，将主设备的写信号WE连接到D触发器的锁存信号LE上；D触发器的输出作为时钟信号CLK；（2）主设备在异步总线上应用DMA方式连续进行写操作；（3）数据线DATA在每次写操作时进行电平翻转，使得D触发器的输出为周期性的时钟信号CLK。本发明方法利用通用的高速异步总线及简单的外围电路来产生时钟信号，外部电路简单，外设和从设备无需自带时钟模块，能够减低成本，无需额外占用电路板的面积。 | ||
| 搜索关键词： | 异步总线 主设备 时钟信号CLK 时钟输出 数据线 写操作 产生时钟信号 电路板 电平翻转 高速异步 时钟模块 锁存信号 外部电路 外围电路 输出 从设备 输入端 通用的 总线 自带 外设 占用 应用 | ||
【主权项】：
1.一种用异步总线产生时钟输出的方法，其特征在于，包括以下步骤：（1）将主设备的数据线DATA连接到D触发器的输入端，将主设备的写信号WE连接到D触发器的锁存信号LE上；D触发器的输出作为时钟信号CLK；（2）主设备在异步总线上应用DMA方式连续进行写操作；（3）数据线DATA在多次写操作时进行电平翻转，使得D触发器的输出为周期性的时钟信号CLK；步骤（2）中，通过调整异步总线上每次写操作的时间来调整输出时钟信号CLK的频率，具体过程如下：一个Tclk时钟周期是由两个TWE写周期时间决定的，而一个TWE的时间又主要由TWS、TWL和TCH决定的，TWS表示片选信号CS有效到写信号WE有效的时间；TWL表示写信号WE低电平时间；TCH表示片选信号CS高电平时间，时钟信号CLK的频率F=1/2*(TWS+TWL+TCH)；步骤（3）中，通过写操作调整数据线上高低电平的翻转时间来调整输出时钟信号CLK的频率，具体过程如下：在每次写操作时，写信号WE使D触发器在输出端会锁存输入端DATA0的信号电平，第一次写操作时，数据总线的DATA0信号是0，则D触发器的输出端变成低电平，并一直锁存维持低电平；第二次写操作时，DATA0信号变成1，触发器的输出端此时则变成高电平，并一直锁存维持高电平，当每次写操作时，DATA0都会反复变化，则D触发器在输出端产生高低电平周期变化的波形，也即需要的时钟信号CLK，时钟信号CLK的时钟频率是写信号WE周期频率的一半。
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