[发明专利]一种基于SDR的捷变多模多路收发装置

摘要

本发明公开了一种基于SDR的捷变多模多路收发装置。所述基于SDR的捷变多模多路收发装置包括上位机、显示单元、PCI总线数据收发单元、FPGA数字信号发生及接收解调分析模块和捷变多模多路收发模块。其中，FPGA数字信号发生及接收解调分析模块用于实现多模式、多样式信号发生与接收解调分析功能，捷变多模多路收发模块用于实现多信号模式、多通联样式信号多路射频收发功能。本发明中的装置可以支持通用软件定义无线电应用、MIMO无线电、无线通信基站等无线通信信号收发场景，具有集成度高、一致性高、载波频率和带宽高、信号通联样式多、信号制式多、支持多入多出等优点。

主权项

1.一种基于SDR的捷变多模多路收发装置，其特征在于，包括上位机、FPGA数字信号发生及接收解调分析模块和捷变多模多路收发模块；其中，FPGA数字信号发生及接收解调分析模块包括模拟电路和数字电路；模拟电路包括基带本振时钟发生单元和参考时钟单元，用于为FPGA提供系统工作时钟和捷变多模多路收发模块基带采样时钟；数字电路包括时钟处理单元、数字信号发生单元和数字信号接收解调分析单元；时钟处理单元采用DCM数字时钟管理器和DLL延迟锁相环技术锁定时钟并产生多路不同频率的时钟；数字信号发生单元通过将数据进行数据编码、相位映射、成形滤波、半带滤波和插值滤波处理，产生多制式数字基带信号数据；捷变多模多路收发模块包括发射单元和接收单元；捷变多模多路收发模块发射单元包括基带本振时钟发生单元插值时钟电路、捷变多模双路发射芯片和功率放大电路；基带本振时钟发生单元插值时钟电路采用Σ‑Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号插值时钟；捷变多模双路发射芯片封装集成有双路基带信号成形滤波电路、插值滤波电路、数模转换及重构滤波电路、射频宽带调制本振发生电路、射频宽带正交调制电路、分路电路和信号调理电路；双路基带信号成形滤波电路和插值滤波电路用于接收数字信号发生单元发生的数字基带信号并进行成形滤波和插值滤波处理得到数字正交基带信号；数模转换及重构滤波电路用于将数字正交基带信号分别进行数模转换并抑制采样时钟和镜像信号产生模拟正交基带信号；模拟正交基带信号与射频宽带调制本振发生电路产生的本振信号在射频宽带正交调制电路进行正交调制产生载波调制信号；分路电路将载波调制信号一路分多路，分别输入到多路信号调理电路；信号调理电路使输出载波调制信号实现大幅度动态范围、小幅度步进；最后多路载波调制信号分别输出到功率放大电路；功率放大电路由多个功率放大芯片组成，用于配合信号调理电路幅度控制多路载波调制信号大功率输出；捷变多模多路收发模块接收单元包括基带本振时钟发生单元抽取时钟电路和捷变多模双路接收芯片；基带本振时钟发生单元抽取时钟电路采用Σ‑Δ小数分频锁相环合成基带本振信号，通过分频电路发生基带信号抽取时钟；捷变多模双路接收芯片封装集成有信号调理电路、合路电路、射频宽带解调本振发生电路、射频宽带正交解调电路、重构滤波及模数转换电路和抽取滤波电路；信号调理电路将接收到的无线射频调制信号分别进行滤波和低噪声放大处理并通过合路电路进行信号合路，合路信号与射频宽带解调本振发生电路产生的解调本振信号在射频宽带正交解调电路进行正交解调产生正交基带信号，然后通过重构滤波及模数转换电路对正交基带信号分别进行滤波和模数转换产生数字正交基带信号，再通过抽取滤波电路进行抽取滤波、半带滤波、FIR滤波，最后输出到数字信号接收解调分析单元；数字信号接收解调分析单元通过对接收到的数字正交基带信号进行载波同步、低通滤波、符号同步判决、并串转换，实现数字基带信号接收解调分析；上位机通过PCI总线与数字信号发生单元、数字信号接收解调分析单元分别连接；所述Σ‑Δ小数分频锁相环包括鉴频鉴相器、环路滤波器、压控振荡器、多模分频器、Σ‑Δ调制器和输出分频器电路，其中，鉴频鉴相器通过比较参考时钟信号和多模分频器的输出信号得出一个瞬时相差信号θ；环路滤波器包括电荷泵和可编程集成环路滤波器，用于将瞬时相差信号θ积分产生一个误差控制电压U并对误差控制电压U进行低通滤波；误差控制电压U输出到压控振荡器产生输出信号，输出信号经过分路，一路通过可编程分频器产生分频的插值时钟，一路通过多模分频器和Σ‑Δ调制器实现小数分频功能产生反馈信号输出到鉴频鉴相器，实现锁相环电路闭环。