[发明专利]一种片上差分时延测量系统及回收集成电路识别方法

摘要

本发明公开了一种适用于高速集成电路的片上差分时延测量系统，该差分时延测量系统由时延差分测量模块、控制逻辑模块、非挥发性随机存储器构成，用来监测集成电路中的关键路径。同时公开了一种基于片上差分时延测量系统及的回收集成电路识别方法，该方法通过片上时延差分测量模块，精确获得各频繁使用的关键路径的时延变化。并使用机器学习的方法，比较各路径的时延变化分布，最终识别出回收翻新集成电路。本发明设计的片上差分时延测量系统测量精度较高、易集成、生产测试成本低、受工艺不确定性影响小，同时本发明提出的回收集成电路识别方法具有测试时间短、识别度高等优点，降低回收集成电路对整个集成电路产业链的影响。

主权项

1.一种适用于高速集成电路的片上差分时延测量系统，其特征在于：该差分时延测量系统由时延差分测量模块、控制逻辑模块、非挥发性随机存储器构成；其中，在上述集成电路芯片上的N条关键路径放置N个时延差分测量模块，这N个时延差分测量模块共用一个控制逻辑模块和随机存储器；所述控制逻辑模块，在测量开始前，一些基本的配置参数通过串行或并行的方式写入控制寄存器中；这些配置参数包括测量开始内部复位、使能端EN、BUF_SEL[m‑1:0]信号；在测量开始后，这些配置参数将传递到时延差分测量模块中；所述随机存储器，用来存储测量过程中，代表路径长度状态的控制信号，即n位BUF_SEL[n‑1:0]信号；所述的N个时延差分测量模块的结构是相同的；每个时延差分测量模块由上升沿生成结构、被检测路径时延标志生成结构、差分路径时延调整结构构成；该上升沿生成结构，由一个与非门和一个触发器FF1构成，与非门的输入端为系统复位和控制逻辑模块输出的控制复位信号共同组成，输出端接入到触发器FF1的置“0”端，同时触发器FF1的输入D端始终接电源端；在测试开始前，先对触发器FF1进行置“0”；在测试模式下，当系统时钟上升沿到来时，触发器FF1自动生成上升沿，进入到差分路径时延调整结构中，最后作为模块内触发器FF2的D输入端；该被检测路径时延标志生成结构，由一个缓冲器和一个异或门构成，连接在关键路径和触发器FF2之间；在测试模式下，当系统时钟上升沿到来时，在关键路径的输出端产生上升沿或下降沿信号，经过被检测路径时延标志生成结构后，生成一个脉冲信号，进入到差分路径时延调整结构中，作为模块内触发器FF2的时钟端；该差分路径时延调整结构，由n个缓冲器对，n个选择器和1个触发器FF2构成；其中缓冲器对为两个不同时延的第一缓冲器和第二缓冲器组成，通过调整选择器的“0”和“1”，可选择不同的缓冲器，从而获得不同差分路径的时延，最后进入的上升沿信号输出到触发器FF2的输入端；最后，n个选择器的选择信号组成n位BUF_SEL[n‑1:0]，作为路径长度状态的控制信号；根据差分时延测量模块设计，当其时延小于关键路径时延时，触发器FF2输出为“1”，而其时延大于关键路径时延时，触发器FF2将输出“0”；在测试过程中，通过输入BUF_SEL[n‑1:0]，单调增加差分时延测量模块时延，在触发器FF2输出由“1”变为“0”时，即表明差分时延测量模块时延与关键路径时延相当；在测量结束后，将每次得到的BUF_SEL[n‑1:0]信号进行储存；最后，比较测量前后存储器中，两个BUF_SEL[n‑1:0]信号中“0”变成“1”的比特数，从而得被测关键路径的时延恶化程度。