[发明专利]一种基于FPGA的SATA接口数据流控制器及控制方法

摘要

本发明公开了一种基于FPGA的SATA接口数据流控制器及控制方法，包括基元检测和控制模块、速率匹配模块、ROM模块、CRC计算和校验模块、数据加扰和解扰模块、数据选通模块以及SATA物理层模块；通过基元检测和控制模块实现对基元的有效控制，在发送数据时通过基元检测和控制模块对数据流进行Align_P基元的插入，在接收数据时速率匹配模块根据FIFO状态通过针去掉Align_P基元或无用的扰码序列实现打孔操作，通过插入Align_P基元实现插入操作，简化了SATA协议链路层和物理层的数据流控制的实现，简单有效实现对SATA协议基元控制和数据流速率匹配，解决了由于时钟频偏时间积累造成FIFO溢出的问题。

主权项

1.一种基于FPGA的SATA接口数据流控制器，其特征在于，包括基元检测和控制模块、速率匹配模块、ROM模块、CRC计算和校验模块、数据加扰和解扰模块、数据选通模块以及SATA物理层模块；所述基元检测和控制模块发送基元信号至SATA物理层模块，用于SATA协议基元的检测以及基元的交互应答处理，并且针对进入SATA物理层的数据流每隔256个时钟周期插入2个时钟周期的AlignP基元；所述基元检测和控制模块分别发送控制信号至CRC计算和校验模块、数据加扰和解扰模块以及数据选通模块，用于对数据加扰和解扰模块、CRC计算和校验模块以及数据选通模块进行使能控制；所述ROM模块存储一个一定长度的加扰多项式计算值，用于实现重复基元的加扰；对于进入SATA物理层模块需要加扰的重复基元，其扰码值是从ROM模块读出的加扰多项式计算值异或该基元后的结果；所述CRC计算和校验模块，在发送帧数据时用于计算CRC值并且将CRC值置于数据最后；在接收帧数据时，用于针对解扰后的帧数据进行CRC校验；所述数据加扰和解扰模块，在发送帧时用于对包括CRC值在内的帧进行加扰，加扰后的数据发送给SATA物理层模块；在接收帧时，用于对接收到的帧进行解扰；所述SATA物理层模块包括发送数据模块和接收数据模块，其中发送数据模块接收来自基元检测和控制模块、ROM模块以及数据加扰和解扰模块发送的信号，经过8B/10B编码、并串转换以及预加重控制后发送到从设备；接收数据模块接收从设备发送的数据，经过线性均衡器、恢复时钟、串并转换、逗点序列检测以及8B/10B解码后发送给速率匹配模块；速率匹配模块接收SATA物理层模块发送的数据，速率匹配模块发送数据至基元检测和控制模块以及数据选通模块，通过基元检测和控制模块判断速率匹配后的数据是帧数据还是无用的扰码序列；所述速率匹配模块采用FIFO结构，接收数据时，速率匹配模块根据FIFO状态进行速率匹配的打孔或插入操作，其中在打孔操作时，写入数据中去掉AlignP基元或无用的扰码序列，在插入操作时，在读出的FIFO数据中插入AlignP基元；数据选通模块接收基元检测和控制模块发送的控制信号，当基元检测和控制模块判断速率匹配模块发送的数据是帧数据时，控制数据选通模块将帧数据发送给数据加扰和解扰模块进行解扰；当基元检测和控制模块判断速率匹配模块发送的数据是无用的扰码序列时，控制数据选通模块将无用的扰码序列丢弃。