[发明专利]一种具有过流保护功能的供电电路

摘要

本发明属于电源管理技术领域，涉及一种具有过流保护功能的供电电路。本发明的内部供电电路，与现有的相关供电模块相比，采用自供电链接形式，极大地减少了高压晶体管的使用，有效地节省了版图面积，另一方面集成过载保护之后有效地避免了芯片在过大负载下引起的失效问题，提升了系统的可靠性，同时供电过剩保护有效地提升了在重载向轻载跳变引起的上冲尖峰，改善了瞬态响应以及有效提升了输出电压的精度。

主权项

一种具有过流保护功能的供电电路，包括误差放大器单元、偏置单元、保护电路和调整输出级；误差放大器单元将基准电压VREF和调整输出级产生的输出反馈电压进行比较，最后将反馈电压箝位在基准电压；偏置单元由输入电压VDD供电，产生偏置电流为系统供电；保护电路用于在输出短路或者是负载超过限定值之后将电路关断，还用于在负载由重载切换为轻载出现短时间的供电过剩时限制均流支路电流的大小；所述误差放大器单元包括第一NMOS管MN1、第二NMOS管MN2、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十三NMOS管MN13、第十四NMOS管MN14和第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NPN三极管Q1、第二NPN三极管Q2、第三NPN三极管Q3、第四NPN三极管Q4、第五NPN三极管Q5、第六NPN三极管Q6、第六电阻R6、第七电阻R7和电容C1；其中，第一NPN三极管Q1和第二NPN三极管Q2作为误差放大器单元的输入对管，第一NPN三极管Q1的基极接输出的反馈电压VFB，第二NPN三极管Q2的基极接基准电压VREF，第一NPN三极管Q1、第二NPN三极管Q2的发射极短接后接第二NMOS管MN2管的漏极，第二NMOS管MN2的源极与第一NMOS管MN1的漏极相连，第一NMOS管MN1的源极接地，第一NPN三极管Q1和第二NPN三极管Q2的集电极分别与第三NPN三极管Q3与第四NPN三极管Q4的发射极相连，第三NPN三极管Q3、第四NPN三极管Q4均是基极集电极短接形式，第三NPN三极管Q3的基极和集电极与第一PMOS管MP1的栅极和漏极相连，第一PMOS管MP1的栅极与第四PMOS管MP4的栅极相连，第一PMOS管MP1、第四PMOS管MP4的源极接调整输出级的输出电压VRegulated，MP1与第四PMOS管MP4形成基本电流镜连接关系，第四NPN三极管Q4的基极集电极与第二PMOS管MP2的栅极和漏极相连，第二PMOS管MP2的栅极与第三PMOS管MP3的栅极相连，第二PMOS管MP2、第三PMOS管MP3的源极接调整输出级的输出电压VRegulated，第二PMOS管MP2与第三PMOS管MP3形成基本电流镜连接关系；第三PMOS管MP3的漏极与第九NMOS管MN9的栅极和漏极相连，第九NMOS管MN9的栅极与第十NMOS管MN10的栅极相连，第九NMOS管MN9、第十NMOS管MN10的源极与第五NPN三极管Q5的基极集电极相连，第五NPN三极管Q5的发射极与第六NPN三极管Q6的基极集电极相连，第六NPN三极管Q6的发射极接地，第九NMOS管MN9和第十NMOS管MN10形成基本电流镜连接关系，第四PMOS管MP4的漏极与第十NMOS管MN10的漏极相连，作为误差放大器的第一级输出，接第十一NMOS管MN11的栅极，第十一NMOS管MN11的源极与第九NMOS管MN9、第十NMOS管MN10的源极相连，第十一NMOS管MN11的漏极与第十三NMOS管MN13的源极相连，第十三NMOS管MN13的栅极接调整输出级的输出电压VRegulated的一个较高分压VA，第十三NMOS管MN13的漏端接电阻第六电阻R6的一端，第六电阻R6另一端接电容C1的一端，电容C1的另一端接第十一NMOS管MN11的栅极，电阻第六电阻R6和电容C1作为密勒补偿使用，第十三NMOS管MN13的漏极接第十四NMOS管MN14的源极，第十四NMOS管MN14栅漏短接并与电阻第七电阻R7的一端相连，电阻第七电阻R7另一端接偏置输入端即第六PMOS管MP6漏极，第六PMOS管MP6的栅极接偏置单元的第八PMOS管MP8的栅极，第六PMOS管MP6的源极接第五PMOS管MP5的漏极，第五PMOS管MP5的栅极接偏置单元第七PMOS管MP7的栅极，第五PMOS管MP5的源极接输入电压VDD，第七电阻R7与第六PMOS管MP6相连的节点作为误差放大器的调整输出端；所述偏置单元包括第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第十二NMOS管MN12；第十二NMOS管MN12作为偏置单元的使能管，源极接输入偏置电流，栅极接使能信号VEN，漏极接第十PMOS管MP10的栅极和漏极；第十PMOS管MP10的栅极同时与第九PMOS管MP9的栅极相连，第九PMOS管MP9、第十PMOS管MP10的源极接输入电压VDD，第九PMOS管MP9、第十PMOS管MP10形成基本电流镜连接关系，第九PMOS管MP9的漏极和第八NMOS管MN8的栅极和漏极相连，第八NMOS管MN8的源极和第七NMOS管MN7的栅极和漏极相连，第七NMOS管MN7的源极接地，第七NMOS管MN7、第八NMOS管MN8作为N型基本共源共栅电流镜的基本镜像支路，第六NMOS管MN6的栅极和第八NMOS管MN8的栅极相连，第六NMOS管MN6的源极与第五NMOS管MN5的漏极相连，第五NMOS管MN5的栅极和第七NMOS管MN7的栅极相连，第五NMOS管MN5的源极接地，第六NMOS管MN6的漏极与第八PMOS管MP8的栅极和漏极相连，第八PMOS管MP8的源极与第七PMOS管MP7的栅极和漏极相连，第七PMOS管MP7的源极接输入电压VDD，第七PMOS管MP7和第八PMOS管MP8形成基本P型共源共栅电流镜的镜像支路；第四NMOS管MN4的栅极与第八NMOS管MN8的栅极相连，第四NMOS管MN4的源极接第三NMOS管MN3的漏极，第三NMOS管MN3的栅极与第七NMOS管MN7的栅极相连，第三NMOS管MN3的源极接地，第三NMOS管MN3、第四NMOS管MN4镜像一股偏置电流从第四NMOS管MN4的漏极输出；所述保护电路包括二极管D1、第十五NMOS管MN15、第十六NMOS管MN16、第二调整管NJ2、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第一PNP三极管Q7、第二PNP三极管Q8、第三PNP三极管Q9、第八电阻RS1、第九电阻RS2；第二调整管NJ2栅极接调整输出级电路中的调整管栅极，同时也是误差放大器的调整输出端口，第二调整管NJ2的漏极接调整输出级的输出电压VRegulated，第二调整管NJ2的源极接电阻第八电阻RS1的一端，电阻第八电阻RS1的另一端接输入电压VDD，第二调整管NJ2和电阻第八电阻RS1相接的节点同时与第一PNP三极管Q7的基极相连，第一PNP三极管Q7的发射极与输入电压VDD相连，第一PNP三极管Q7集电极与第十二PMOS管MP12的源极相连，第十二PMOS管MP12的栅极与第二PNP三极管Q8的基极集电极相连，第二PNP三极管Q8的发射极与第十一PMOS管MP11的栅极漏极相连，第十一PMOS管MP11的源极接输入电压VDD，第二PNP三极管Q8的基极集电极同时与偏置单元的第四NMOS管MN4的漏极相连；第十二PMOS管MP12的漏极与第十六NMOS管MN16的栅极漏极相连，第十六NMOS管MN16的栅极同时和第十五NMOS管MN15的栅极相连，第十五NMOS管MN15、第十六NMOS管MN16的源极接调整输出级的输出电压VRegulated，第十五NMOS管MN15、第十六NMOS管MN16形成基本电流镜连接关系，第十五NMOS管MN15的漏极接误差放大器的最后一级偏置第六PMOS管MP6的漏极；第十三PMOS管MP13的栅极与误差放大器中第十三NMOS管MN13的源极相连，第十三PMOS管MP13漏极接地，第十三PMOS管MP13源极接第九电阻RS2的一端，同时与第三PNP三极管Q9的基极相连，第九电阻RS2的另一端接调整输出级的输出电压VRegulated，第三PNP三极管Q9的发射极接调整输出级的输出电压VRegulated，第三PNP三极管Q9集电极接二极管D1的正向端，D1的负向端接第十三PMOS管MP13的栅极；所述调整输出级包括第一调整管NJ1、第十电阻R0、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5，电容COUT；第一调整管NJ1的漏端接输入电压VDD，栅极接第六PMOS管MP6与第七电阻R7相连的节点，源端作为调整输出级的输出电压VRegulated；同时VRegulated与第十电阻R0的一端相连，第十电阻R0的另一端接输出电容COUT，作为电路的最终输出VOUT，VRegulated通过电阻第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5连接到地，引出两个反馈电压，第二电阻R2和第三电阻R3之间较高的分压VA接误差放大器内部第十三NMOS管MN13的栅极作箝位使用，第三电阻R3和第四电阻R4之间的分压作为反馈电压输入到误差放大器的输入端即三极管第一NPN三极管Q1的基极。