[发明专利]CMOS全集成Ka波段全射频结构相控阵抗干扰接收前端

摘要

本发明公开了一种CMOS全集成Ka波段全射频结构相控阵抗干扰接收前端，其包括：四路结构相同具有独立移相的接收前端链路及一个信号合成器，其每一接收前端链路包括：低噪声放大器LAN、无源移相器PS及增益补偿放大器AMP；通过四路可对信号相位独立调节的接收前端链路，能够在信号合成器输出端口得到指定方向信号，并对旁瓣信号进行衰减，提供较好的抗干扰性能。整个接收前端在26‑29GHz频段内增益20dB，噪声小于6dB，输入输出反射系数小于‑10dB，1.8V电压下功耗120mW。

主权项

1.一种CMOS全集成Ka波段全射频结构相控阵抗干扰接收前端，其特征在于，所述抗干扰接收前端包括：四路结构相同具有独立移相的接收前端链路，其每一链路包括：低噪声放大器LAN，采用两级共源共栅结构，输入端连接输入信号，输出端连接无源移相器PS的输入端；无源移相器PS，采用四比特结构，通过控制位可对信号相位进行22.5度、45度、67.5度、90度、112.5度、135度、157.5度、180度、202.5度、225度、247.5度、270度、292.5度、315度或337.5度的移相，输出端接增益补偿放大器AMP的输入端；增益补偿放大器AMP，采用一级共源共栅结构；输出接信号合成器的一个输入端；一个信号合成器，采用四分之一波长共面波导传输线结构，通过三个结构相同的两路合成器组成一个四路合成器；其中：所述低噪声放大器LNA具体为：第一电感LG1两端分别接RFIN端和第一NMOS管M1的栅极；第二电感的LS两端分别接第一NMOS管M1的源极和接地GND；第一NMOS管M1的漏极接第二NMOS管M2的源极；第二NMOS管M2的栅极接电源VDD；第三电感LD1的两端分别接第二NMOS管M2的漏极和电源VDD；第一MIM电容C1的两端分别接第二NMOS管M2的漏极和第三NMOS管M3的栅极；第三NMOS管M3的源极接地GND，漏极接第四NMOS管M4的源极；第四电感LD2的两端分别接第四NMOS管M4的漏极和电源VDD；第二MIM电容C2的两端分别接第四NMOS管M4的漏极和无源移相器中第六NMOS管M6的漏极；第一电阻R1的两端分别接第一NMOS管M1的栅极和偏置VG1端；第二电阻R2的两端分别接第三NMOS管M3的栅极和偏置VG2端；所述无源移相器PS由独立控制的第一移相单元180‑bit单元、第二移相单元90‑bit、第三移相单元45‑bit及第四移相单元22.5‑bit组成，具体为：第一移相单元180‑bit中，第五电感L1的两端分别接第六NMOS管M6的源极和漏极；第六NMOS管M6的栅极接控制位VC1；第三电容C3的两端分别接第六NMOS管M6的漏极和第五NMOS管M5的漏极；第四电容C4的两端分别接第六NMOS管M6的源极和第五NMOS管M5的漏极；第六电感L2的两端分别接第五NMOS管M5的源极和漏极；第五NMOS管M5的栅极接控制位VC2，源极接地GND；第七电感L3的两端分别接第八NMOS管M8的源极和漏极；第八NMOS管M8的漏极接第六NMOS管M6的源极、栅极接控制位VC1；第五电容C5的两端分别接第八NMOS管M8的漏极和第七NMOS管M7的漏极；第六电容C6的两端分别接第八NMOS管M8的源极和第七NMOS管M7的漏极；第八电感L4的两端分别接第七NMOS管M7的源极和漏极；第七NMOS管M7的栅极接控制位VC2、源极接地GND；第二移相单元90‑bit中，第九电感L5的两端分别接第十NMOS管M10源极和漏极；第十NMOS管M10的栅极接控制位VC3、漏极接第一移相单元180‑bit中第八NMOS管M8的源极；第七电容C7的两端分别接第十NMOS管M10的漏极和第九NMOS管M9的漏极；第八电容C8的两端分别接第十NMOS管M10的源极和第九NMOS管M9的漏极；第十电感L6的两端分别接第九NMOS管M9的源极和漏极；第九NMOS管M9的栅极接控制位VC4、源极接地GND；第三移相单元45‑bit中，第十一电感L7的两端分别接第十二NMOS管M12源极和漏极；第十二NMOS管M12的栅极接控制位VC5、漏极接第二移相单元90‑bit中第十NMOS管M10的源极；第九电容C9的两端分别接第十二NMOS管M12的漏极和第十一NMOS管M11的漏极；第十电容C10的两端分别接第十二NMOS管M12的源极和第十一NMOS管M11的漏极；第十二电感L8的两端分别接第十一NMOS管M11的源极和漏极；第十一NMOS管M11的栅极接控制位VC6、源极接地GND；第四移相单元22.5‑bit中，第十三电感L9的两端分别接第十四NMOS管M14源极和漏极；第十四NMOS管M14的栅极接控制位VC7、漏极接第三移相单元45‑bit中第十二NMOS管M12的源极；第十一电容C11的两端分别接第十四NMOS管M14的漏极和第十三NMOS管M13的漏极；第十二电容C12的两端分别接第十四NMOS管M14的源极和第十三NMOS管M13的漏极；第十四电感L10的两端分别接第十三NMOS管M13的源极和漏极；第十三NMOS管M13的栅极接控制位VC8、源极接地GND；所述增益补偿放大器AMP具体为：第十三电容C13的两端分别接第四移相单元22.5‑bit中第十四NMOS管M14的源极和第十五电感LG2的一端，第十五电感LG2的另一端接第十五NMOS管M15的栅极；第十五NMOS管M15的源极接地GND、漏极接第十六NMOS管M16的源极；第十六NMOS管M16的栅极接电源VDD；第十六电感LD3的两端分别接电源VDD端和第十六NMOS管M16的漏极；第十四电容C14的两端分别接第十六NMOS管M16的漏极和输出端RFOUT ；第三电阻R3的两端分别接第十五NMOS管M15的栅极和偏置端VG3。