[发明专利]在运行时间期间支持逻辑自测试模式引入的扫描链电路

摘要

本公开涉及在运行时间期间支持逻辑自测试模式引入的扫描链电路。具体地，一种用于测试组合逻辑电路的扫描链包括连接至组合逻辑电路的触发器的第一扫描链路径以用于在组合逻辑电路的运行时间期间的功能模式操作。触发器的第二扫描链路径也连接至组合逻辑电路并且支持移位模式和捕捉模式二者。当第一扫描链路径连接至组合逻辑电路以用于功能模式操作时，第二扫描链路径在移位模式下操作。第二扫描链然后在运行时间中断时连接至组合逻辑电路，并且在捕捉模式下操作以向组合逻辑电路施加测试数据。

主权项

一种电路，包括：第一触发器，具有第一数据输入、被配置成接收第一扫描数据的第一扫描输入、第一数据输出和第一扫描输出；第二触发器，具有第二数据输入、被配置成接收第二扫描数据的第二扫描输入、第二数据输出和第二扫描输出；第一多路复用器电路，具有耦合至所述第一数据输出的第一输入以及耦合至所述第二数据输出的第二输入，所述第一多路复用器具有耦合至组合逻辑电路的输入的输出；其中所述第一触发器响应于第一扫描启用信号的第一逻辑状态而在移位模式下操作，并且响应于所述第一扫描启用信号的第二逻辑状态而在捕捉模式下操作；其中所述第二触发器响应于第二扫描启用信号的第一逻辑状态而在所述移位模式下操作，并且响应于所述第二扫描启用信号的第二逻辑状态而在所述捕捉模式下操作；以及其中所述第一多路复用器电路由选择信号的第一逻辑值控制，以在所述第一触发器支持所述组合逻辑电路的运行时间操作并且所述第二扫描启用信号处于所述第一逻辑状态以将测试数据移位到所述第二触发器中时将所述第一输入耦合至所述输出。