[发明专利]基于PCIe总线的FC‑AE‑1553端点卡

摘要

本发明提供了一种基于PCIe总线的FC‑AE‑1553端点卡，其包括作为所述基于PCIe总线的FC‑AE‑1553端点卡核心的FPGA芯片等，所述FPGA芯片包括用于实现FC‑MAC层功能的FC协议处理模块、用于实现FC‑AE1553交换管理以及数据的DMA收发功能的DMA用户逻辑模块、用于实现中断寄存器的读写操作、向处理器发送中断请求并提供相应的中断号的中断管理模块、用于实现处理器对用户逻辑的配置以及所述DMA用户逻辑模块对内存的读写操作的PCIe接口模块。本发明协议处理部分全部由FPGA芯片实现，数据读写稳定，具有低延时高带宽的数据传输的特点。

主权项

一种基于PCIe总线的FC‑AE‑1553端点卡，其特征在于，其包括：FPGA芯片，作为所述基于PCIe总线的FC‑AE‑1553端点卡的核心；外围电路，与所述FPGA芯片相连，用于调控所述FPGA芯片；SFP光模块，与所述FPGA芯片相连，用于光电转换；PCIe总线，与所述FPGA芯片相连，用于传输信号；所述FPGA芯片包括：FC协议处理模块，用于实现FC‑MAC层的功能；DMA用户逻辑模块，与所述FC协议处理模块相连，用于实现FC‑AE1553交换管理以及数据的DMA收发功能；中断管理模块，与所述DMA用户逻辑模块相连，用于实现中断寄存器的读写操作、向处理器发送中断请求并提供相应的中断号；PCIe接口模块，与所述DMA用户逻辑模块相连，用于实现处理器对用户逻辑的配置以及所述DMA用户逻辑模块对内存的读写操作；所述FC协议处理模块包括：FC一层协议处理模块，用于实现数据从物理链路接收后的编码规则，并使用接收状态机和发射状态机来保证数据传输的可靠性；FC二层协议处理模块，用于实现帧级管理，包含帧解析、信用管理、时钟同步、接收缓冲和发送缓冲；所述DMA用户逻辑模块包括：寄存器模块，用于暂存指令、数据、地址；NC状态接收模块，与所述寄存器模块相连，用于接收网络控制器的状态；NC命令发送模块，用于发送网络控制器的命令；NT状态发送模块，与所述寄存器模块相连，用于发送网络终端的状态；NT命令接收模块，用于接收网络终端的命令；NC数据帧DMA收发模块，用于接收和发送网络控制器数据帧直接访问的内存；NT数据帧DMA收发模块，用于接收和发送网络终端数据帧直接访问的内存；所述PCIe接口模块包括：PCIe软核，用于保证数据读写的稳定性；多通道DMA接口，用于提高系统执行应用程序的效率；所述多通道DMA接口包括：读内存数据通道，用于输出数据的传输；写内存数据通道，用于输入数据的传输；寄存器总线，与寄存器连接，用于和寄存器之间传输信号；所述外围电路包括：电源模块，与所述FPGA芯片相连，用于提供能源；时钟模块，与所述FPGA芯片相连，用于提供连续的脉冲信号；复位模块，与所述FPGA芯片相连，用于控制复位状态；配置芯片，与所述FPGA芯片相连，用于实现FPGA芯片的初始配置，保证FPGA芯片功能的正常；所述PFGA分别通过PCIe总线、SFP光模块与处理器、FC‑AE‑1553网络相连。